数字电路-第-4-章-组合逻辑电路

第4章组合逻辑电路每一个数字信号的处理系统，都包含了许许多多的逻辑电路。一般逻辑电路大致可分为两大类：一类是组合逻辑电路，一类是时序逻辑电路。教学要求

（1）掌握组合逻辑电路的分析和设计方法。（2）掌握常用组合逻辑电路功能器件（模块）的逻辑功能及使用方法。（3）理解常用组合逻辑电路功能器件的工作原理。

（4）了解组合逻辑电路中的竞争与冒险现象。定义

组合逻辑电路：输出仅由当前输入决定，与电路以前状态无关；电路结构中无反馈环路，无记忆元件。时序逻辑电路：方框图

特点(1)从电路结构上看,基本由逻辑门电路组成；(2)不存在反馈，不包含记忆元件(触发器)。

从逻辑功能上看,任一时刻的输出仅仅与该时刻的输入有关，与该时刻之前电路的状态无关。即时输入决定即时输出。组合逻辑电路特点:常用组合模块编码器、译码器、加法器、数据选择器、数值比较器、奇偶校验器等。常用组合模块（中规模集成电路）:4.1组合逻辑电路的分析4.1组合逻辑电路的分析4.2组合逻辑电路的设计4.3常用组合模块的功能及应用4.4组合电路中的竞争冒险分析的目的找出给定组合逻辑电路中输出与输入的关系，从而阐明组合逻辑电路的功能。

分析的步骤分析组合逻辑电路的目的，是确定已知电路的逻辑功能，其步骤是：①从输入端入手，根据逻辑门电路的逻辑功能，逐级写出各输出端的逻辑函数表达式②化简和变换逻辑表达式③列出真值表④确定逻辑功能。级数的概念级数：从某一输入信号发生变换到引起输出也发生变化所经历的逻辑门的最大数目。通常将输入级作为第一级，顺序推之。(1)(2)例逻辑图逻辑表达式11最简与或表达式化简22从输入到输出逐级写出例最简与或表达式3真值表34电路的逻辑功能当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。4例逻辑图逻辑表达式最简与或表达式BBACBABYYYYBY2Y1YBAYCBAY+++++=++==++=+=++=213321例真值表用与非门实现电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路的逻辑功能4.2组合逻辑电路的设计4.1组合逻辑电路的分析4.2组合逻辑电路的设计4.3常用组合模块的功能及应用4.4组合电路中的竞争冒险设计步骤组合逻辑设计是组合逻辑分析的逆过程，由实际的逻辑问题(即逻辑功能要求)出发，最终得到满足功能要求的最简单组合逻辑电路图。

什么是组合逻辑设计？

组合逻辑电路设计步骤SSI采用SSI的组合逻辑电路设计

首先将逻辑功能要求抽象成真值表的形式。由真值表可以很方便地写出逻辑函数的表达式。在采用小规模器件时，通常将函数化简成最简与-或表达式，使其包含的乘积项最少，且每个乘积项所包含的因子数也最少。最后根据所采用的器件的类型进行适当的函数表达式变换，如变换成与非－与非表达式、或非－或非表达式、与或非表达式等。一、既有原变量又有反变量输入

例：有一火灾报警系统，设有烟感、温感和紫外光感三种不同类型的火灾探测器。为了防止误报警，只有当其中两种或两种类型以上的探测器发生火灾探测信号时，报警系统才产生报警控制信号，试设计产生报警控制信号的电路。解：首先，指定变量并编码：（逻辑抽象）

设A、B、C分别表示烟感、温感、紫外光感三种探测器的探测信号，为报警控制电路的输入，以1表示高电平，表示有火灾，0表示低电平，表示无火灾；设F为报警控制电路的输出，以1表示高电平，表示有火灾报警，以0表示低电平，表示无火灾报警。例ABCF

0000

0010

0100

0111

1000

1011

1101

1111由此可列出真值表：写出表达式：采用与非器件实现画卡诺图并化简采用与非器件实现例画逻辑电路图采用或非器件实现若采用或非器件实现，可将F的与或表达式，变换为或与表达式。或在卡诺图上圈0，直接得或与表达式：例两次求反，得到画逻辑电路图采用与或非器件实现若采用与或非器件实现画逻辑电路图练习练习：设计一个监测信号灯工作状态的逻辑电路。这组信号灯分别为红、黄、绿三盏。点亮状态只允许为红、黄和绿三种之一。其他状态表示电路出现故障。要求电路能够产生故障信号。练习练习二、只有原变量输入，用与非门实现二、只有原变量没有反变量输入，且用与非门实现几个名词:

生成项

(多余项，添加项）尾部因子：是指每个乘积项中带非号部分的因子为生成项

例例在只有原变量，没有反变量输入条件下，用与非门实现函数解用卡诺图对函数进行化简，如图所示化简结果为例两次求反，得若既有原变量，又有反变量输入，则得逻辑电路图:例现在没有反变量输入，所以其逻辑电路如图第1级反相器用来产生反变量，比前一个图多了一级门，为3级门的电路结构例上图所示电路不是最佳结果。若对进行合并，得3级门的电路结构，比上图少4个反相器例实际上，还可以进一步处理。对进行一些代数处理，和为化简中的多余项，这里称为生成项，加入这些生成项后，函数值不会改变上式中例3级门的电路结构，只需要4个与非门，就实现了F函数。*小结由此可以看出，在没有反变量输入的条件下，组合电路的结构为3级门结构：第1级为输入级，与非门器件的多少，取决于函数中乘积项所包含的尾部因子种类的多少。（尾部因子是指每个乘积项中带非号部分的因子）第2级为中间级或称为与项级，所含器件的多少，取决于乘积项的多少。第3级为输出级或称为或项级。*只有原变量输入，用与非门设计步骤：①

逻辑功能要求---真值表得逻辑函数表达式②

化简得最简与或式③

寻找全部生成项进行乘积项合并，若找到可以和其合并的乘积项（除尾部因子以外的其它变量因子完全相同的乘积项如）则这些生成项叫有用生成项，反之为无用生成项。④

进行尾部因子变换，尽可能减少尾部因子种类。⑤

两次求反，得到与非－与非表达式。⑥画出逻辑电路图例*例对于有两个或两个以上的尾部因子，且没有生成项或有生成项但无有用生成项时，采用：并项法或代替因子法减少尾部因子。*三、只有原变量输入，用或非门实现三、只有原变量没有反变量输入，用或非门实现设计步骤：①求原函数的对偶函数F*

②采用与非器件的设计方法，求出F*的与非－与非表达式③再求F*的对偶式得F的或非－或非表达式*利用相关函数之间的关系①

利用原函数F求F的反函数。

F的反函数由2n个最小项中，除去F中已包含的最小项以外的全部最小项组成。②利用F的反函数求对偶函数F*

。

若F的反函数中最小项号码为i，则F*

中最小项号码为（2n－1）－i。（个数相同）③利用偶函数F*

求F，F=(F*)*原函数、反函数、对偶函数的最小项之间的关系*例例：在只有原变量没有反变量输入条件下,用或非门实现下列函数：解：①求原函数的对偶函数F*②采用与非器件的设计方法，求出F*的与非－与非表达式③再求F*的对偶式得F的或非－或非表达式*四、多输出组合逻辑电路的设计1、什么是多输出函数的组合逻辑电路?

它是一种同一组输入变量下具有多个输出的逻辑电路，其框图见图所示。A1A2AnF1F2Fm组合逻辑电路例2、多输出函数组合逻辑电路的特殊点?

多输出函数电路是一整体，从“局部”观点看，每个单独输出电路最简，从“整体”看未必最简。因此从全局出发，应确定各输出函数的公共项，以使整个逻辑电路最简。例

用与非门实现下列多输出函数：

F1(A,B,C)=∑m(1，3，4，5，7)

F2(A,B,C)=∑m(3，4，7)任务：确定各单独输出函数的公共项

例F1(A,B,C)

=Σm(1，3，4，5，7)ABC000111100111111F2(A,B,C)

=Σm(3，4，7)ABC0001111001111例CBBCAABCF1F2例F1(A,B,C)

=Σm(1，3，4，5，7)ABC000111100111111F2(A,B,C)

=Σm(3，4，7)ABC0001111001111例CBBCAABCF1F2CBCABCF1F2•设计说明1、无反变量输入问题，可通过加非门解决。与非门可作非门用。2、电路图中相交的地方用“黑点”标注，没有标注表示不相交3、最简电路不一定是最佳电路3点说明：4.3常用组合模块的功能及应用4.1组合逻辑电路的分析4.2组合逻辑电路的设计4.3常用组合模块的功能及应用4.4组合电路中的竞争冒险常用组合模块的功能及应用常用组合逻辑功能器件包括全加器、编码器、译码器、数据选择器、数值比较器、奇偶检验/产生器等。对于这些逻辑器件除了掌握其基本功能外，还必须了解其使能端、扩展端，掌握这些器件的应用。全加器的功能及应用

两个二进制数之间的算术运算无论是加、减、乘、除，目前在计算机中都是化成若干步加法运算进行的。因此，全加器和半加器是构成算术运算器的基本单元。1、半加器能对两个1位二进制数进行相加，而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位2、全加器

能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。全加器的输出函数全加器的输出函数全加器的逻辑图和逻辑符号3、串行进位加法器实现多位二进制数相加的电路称为加法器。构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。4、并行进位加法器（超前进位加法器）

各位进位信号Y2、Y3、Y4、CO4的产生，均只需要经历一级与非门和一级与或非门的延迟时间，比逐位进位的全加器大大缩短了时间。超前进位的产生4位超前进位全加器4位超前进位全加器集成电路有：CT54283/CY74283、CT54S283/CY74S283、CT54LS283/CY74LS283、CC4008等。4位全加器逻辑符号5、采用全加器实现组合逻辑函数例4-10设计将8421BCD码转换为余3BCD码的码制转换电路。（P154）BCD码+0011=余3码例4-11(P155)例用全加器实现两个1位8421BCD码十进制加法运算解：十进制数的加法和8421BCD码的4位二进制加法差异3+5=80

0

1

101011

0

0

06+7=138+9=170

1

1

001111

1

0

11

0

0

010011

0

0

011

1

0

101101

0

0

1110

0

0

101101

0

1

11加6修正:例4-11第一部分和第三部分均由4位全加器实现。第二部分判别信号的产生，应在4位8421BCD相加有进位信号CO产生时，或者和数在10～15的情况下产生修正控制信号F，所以F应为电路由三个部分组成：第一部分进行加数和被加数相加；第二部分判别是否加以修正，即产生修正控制信号；第三部分完成加6修正。用与非门实现F函数例4-11用全加器实现两个1位8421BCD码十进制加法运算编码器的功能及应用编码：在选定的一系列二进制数码中，赋予每个二进制数码以某一固定含义。字符编码：在电子设备中将字符变换成二进制数码二-十进制编码：用二进制数码表示十进制数编码器：实现编码功能的电路当m>n时，编码器，当m<n时，译码器编、译码器的通用逻辑符号编码器的分类编码器的逻辑功能：是把输入的每一个高、低电平信号，编成一个对应的二进制代码。按有无优先级可分为：普通编码器：

在普通编码器中，任何时刻只允许输入一个编码信号，否则将会发生混淆。优先编码器：

在优先编码器中，允许同时输入两个以上的编码信号，但是只对其中优先级最高的一个进行编码。普通编码器三位二进制普通编码器的框图1、三位二进制普通编码器普通编码器的真值表三位二进制普通编码器的真值表优先编码器2、8线-3线优先编码器（P121）ST为使能(允许)输入端，低电平有效，当ST=0时，电路允许编码；当ST=1时，电路禁止编码Ys和YEX为使能输出端和扩展输出，主要用于级联和扩展。优先编码器如果不考虑附加信号电路则由电路可写出输出Y与输入IN的关系：输出Y与输入IN的关系：优先编码器真值表8线–3线优先编码器真值表如下表所示(反码形式)优先编码器中允许同时在几个输入线上加输入信号，在几个输入线上同时出现输入信号时，只对其中优先权最高的一个输入信号进行编码。分析真值表，那个优先级最高？国标编码器的逻辑符号8线–3线优先编码器逻辑符号如下所示:ST为使能(允许)输入端，低电平有效,当ST=0时，电路允许编码,当ST=1时，电路禁止编码Ys和YEX为使能输出端和扩展输出，主要用于级联和扩展。优先编码器的扩展由两片8线-3线优先编码器扩展为16线-4线的优先编码器分析该电路图高位片和低位片工作情况(P122)中规模优先编码器常用的中规模优先编码器有：8线-3线优先编码器：CT54148/CT74148、CT54LS148/CT74LS148、CC453210线-4线优先编码器：CT54147/CT74147、CT54LS147/CT74LS147、CC40147译码器的功能及应用

译码是编码的逆过程，它根据输入编码，确定相应输出信号的电平。实现译码的逻辑器件被称为译码器。译码器的分类根据所完成的逻辑功能，译码器可分为：1、二进制译码器（变量译码器）2、码制译码器（二-十进制译码器）3、显示译码器变量译码器

设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器或完全译码器。二进制译码器2线-4线译码器2线-4线译码器真值表说明：2线-4线译码器4个输出包含了2个变量的4个最小项。逻辑符号2－4线译码器

逻辑符号扩展为3线-8线译码器2线-4线扩展为3线-8线译码器合理地应用选通端可以扩大其逻辑功能对A2=0与A2＝1进行分析2线-4线译码器真值表3-8线译码器3-8线译码器3线-8线译码器逻辑符号真值表3-8线译码器真值表为选通端。为高电平有效，为低电平有效。当使能端为有效电平时，3线-8线译码器各输出端的函数式为：Y0=A2A1A0=m0Y2=A2A1A0=m2Y1=A2A1A0=m1Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7中规模集成变量译码器常用的中规模集成电路译码器有：

双2线-4线译码器

CT54S139/CT74S139、CT54LS139/CT74LS139、

3线-8线译码器

CT54S138/CT74S138、CT54LS138/CT74LS138、CC74HC138;

4线-16线译码器

CT54154/CT74154、CC74HC154作为数据分配器多路发送信道多路接收时分多路传输MUXDX变量译码器可以作为数据分配器使用数据分配器(DataDistributor)的逻辑功能是将一路输入数据，根据地址选择码分配给多路数据输出中的某一路输出。因此，它实现的是时分多路传输电路中接收端电子开关的功能，故又称为解复器(Demultiplexer)，并用DX来表示。4输出的数据分配器数据分配器逻辑符号2线-4线译码器中：A1与A0作为分配地址，端输入数据D就构成了4输出的数据分配器。2线-4线译码器真值表码制译码器二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9～Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。8421BCD码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。码制译码器（二-十进制译码器）真值表4线-10线译码器真值表逻辑符号4线-10线译码器逻辑符号译码器的功能扩展利用BIN/OCT和BCD/DEC构成5线-32线译码器中规模集成码制译码器二-十进制译码器：CT5442/CT7442、CTLS5442/CTLS7442、CC74HC42等显示译码器

用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号，翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。常用的是七段显示器件：由发光二极管组成数码显示电路共阴极和共阳极的7段数码显示电路逻辑图七段显示译

码器逻辑图七段显示译码器逻辑符号七段显示译码器逻辑符号LT为灯测试输入；RBI为灭零输入；BI/RBO为双重功能端口，BI为消隐输入，RBO为灭零输出。数码译码显示系统数码译码显示系统中规模集成显示译码器显示译码电路是最常用的功能器件，有许多中规模集成器件。例如：CT5448/CT7448、CT54LS48/CT74LS48、CT5449/CT7449、CT54LS49/CT74LS49、CT54246/CT74246、CT54247/CT74247、CT54LS247/CT74LS247、CT54248/CT74248、CT54LS248/CT74LS248、CT54249/CT74249、CT54LS249/CT74LS249、以及CC4513、CC4547、CC4055等利用译码器实现组合逻辑函数一个n变量的完全译码器（即变量译码器）的输出，包含了n变量的所有最小项。例如3线-8线译码器8个输出，包含了3个变量的所有最小项。用n变量译码器加上输出门，就能获得任何形式的输入变量不大于n的组合逻辑函数。例4-9（P153）例

用变量译码器实现一组多输出函数解：当使能端为有效电平时，3线-8线译码器各输出端的函数式为：Y0=A2A1A0=m0Y2=A2A1A0=m2Y1=A2A1A0=m1Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7

因此只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以少量的门电路，便可以实现组合逻辑函数。例4-9本题F1、F2、F3均为三变量函数，首先令函数的输入变量ABC=A2A1A0，然后将F1、F2

、F3变换为译码器输出的形式。将多输出函数写成最小项表达式，并进行变换，则：例4-9

用译码器实现的电路图练习练习：试利用3线－8线译码器产生一组多输出逻辑函数解：当使能端为有效电平时，3线—8线译码器各输出端的函数式为：Y0=A2A1A0=m0Y2=A2A1A0=m2Y1=A2A1A0=m1Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7将Z1~Z4化为最小项之和的形式：Z1=ABC+ABC+ABC+ABC=m3+m4+m5+m6Z2=ABC+ABC+ABC=m1+m3+m7Z3=ABC+ABC+ABC+ABC=m3+m4+m5+m6+m7Z4=ABC+ABC+ABC+ABC=m0+m2+m4+m7经转换得：Z1=m3m4m5m6Z2=m1m3m7Z3=m3m4m5m6m7Z4=m0m2m4m7STBSTCSTA比较器的功能及应用比较器：用来完成两个二进制数的大小比较的逻辑电路称为数值比较器。数值比较器通用逻辑符号一位数值比较器将两个一位数A和B进行大小比较，一般有三种可能：A>B,A<B和A=B。因此比较器应有两个输入端：A和B；三个输出端：FA>B,FA<B和FA=B。1.一位数值比较器一位比较器逻辑图真值表输入输出ABF

A>BFA<BF

A=B00011011001001001001

假设与比较结果相符的输出为1，不符的为0，则可列出其真值表如下表所示。

4位数值比较器①逻辑结构•数据输入A3---A0，B3---B0：用做比较的数据(4位)

•级联输入A<B，A=B，A>B：扩展连接时使用。(实现4位以上数码比较时，输入低位芯片的比较结果)

比较结果输出FA<B，FA=B，FA>B：三个输出中只有一个高电平，它代表两个数据的比较结果。

逻辑符号②逻辑符号比较器的功能表③逻辑功能表提示：在进行四位数比较时(1片74LS85工作时)，必须将级联输入A<B和A>B接地，A=B接高电平。

比较器的功能扩展

a、串联方式扩展例如，将两片四位比较器扩展为八位比较器。可以将两片芯片串联连接，即将低位芯片的输出端FA>B,FA<B和FA=B分别去接高位芯片级联输入端的A>B,A<B和A=B，如图所示。这样，当高四位都相等时，就可由低四位来决定两数的大小。四位比较器扩展为八位比较器

④扩展

功能扩展b并联方式扩展

四位比较器扩展为十六位比较器分析：两级比较法——第一级的四个比较器(4位)并行比较，每个的比较结果接第二级比较器(4位)，16位的最终比较结果由第二级输出。数据选择器的功能及应用数据选择器：能从多个数据输入中选择出其中一个进行传输的电路。（也称多路选择器或多路开关）数据选择器通用逻辑符号双4选1数据选择器逻辑电路：功能及输出逻辑符号1D32D31101D22D21001D12D10101D02D000000××11Y

2Y

A1A0EN双4选1数据选择器的真值表8选1数据选择器常用的8选1数据选择器，有：CT54151/CT74151、CT54S151/CT74S151、CT54LS151/CT74LS151、CT54152/CT74152、CC4512等8选1数据选择器逻辑符号8选1数据选择器的真值表注意表达式中总是最小项乘以Di的形式功能及输出数据选择器的扩展利用选通端实现功能扩展≥1A2A1A01Y2YY000D00D0001D10D1010D20D2011D30D31000D4D41010D5D51100D6D61110D7D7该电路实现的是将一个双4选1数据选择器扩展为一个8选1数据选择器的功能。数据选择器的扩展数据选择器的应用A用作多路数字开关B实现数据并/串变换C实现组合逻辑函数数据选择器的应用Q2Q1Q0F

000001010011100101110111D0

D1

D2

D3

D4

D5

D6

D7

MUX74151

A2A1A0

YYD0D1D2D3D4D5D6D7Q2Q1Q08进制计数器F0D0D1D2D3D4D5D6D7并行输入串行输出实现数据并/串变换实现组合逻辑函数（P147）用数据选择器实现组合逻辑函数的两种情况：1、用具有n个地址输入端的数据选择器实现m变量逻辑函数（m≤n）2、用具有n个地址输入端的数据选择器实现m变量的组合逻辑函数（m>n）实现组合逻辑函数1、用具有n个地址输入端的数据选择器实现m变量逻辑函数（m≤n）对于n个地址输入的MUX，其表达式为对于8选1的数据选择器，其表达式为采用8选1的数据选择器，可以实现任意3输入变量的组合逻辑函数。(m=n=3)实现组合逻辑函数任何一个具有m个输入变量的逻辑函数都可以用最小项之和来表示：

m为函数的输入变量数，n为选用的MUX的地址输入端数。当m=n时，只要将函数的输入变量A、B、C、…依次接到MUX的地址输入端，根据函数F所需要的最小项，确定MUX中Di的值(0或1)即可；当m＜n时，将MUX的高位地址输入端接地，其余同上。

例例

试用8选1MUX实现逻辑函数：解：首先求出F的最小项表达式。将F填入卡诺图，将F的卡诺图与8选1的数据选择器的卡诺图（右图）进行比较例令A2=A，A1=B，A0=C，令D1=D2=D3=D4=D5=D7=1，D0=D6=0。用8选1MUX实现函数F的逻辑图如图所示。需要注意的是，因为函数F中各最小项的标号是按A、B、C的权为4、2、1写出的，因此A、B、C必须依次加到A2、A1、A0端。练习练习：试用8选1MUX实现逻辑函数：即D0=D6=D3=D4=D5=D7=0，D1=D2=1实现组合逻辑函数2、用具有n个地址输入端的数据选择器实现m变量的组合逻辑函数（m>n）1）扩展法2）降维图法扩展法实现组合逻辑函数扩展法:合理利用使能端扩展功能的方法，将2n选1的数据选择器扩展为2m选1的数据选择器。再实现逻辑函数。例例试用8选1MUX实现逻辑函数：解(A=0时选通低位片1，A=1时选通高位片2)上式中，第一项在A=0时成立，即片1工作，括号内为关于B、C、D的4个最小项m0,m3,m6,m7；第二项在A=1时成立，即片2工作，括号内为关于B、C、D的4个最小项m2,m3,m5,m6。8选1数据选择器有3个地址端，8个数据输入端，而4变量函数一共有16个最小项，所以采用8选1数据选择器扩展成16选1数据选择器。例可知片1的D0=D3=D6=D7=1,D1=D2=D4=D5=0片2的D2=D3=D5=D6=1,D0=D1=D4=D7=0将上式两括号中的内容与片1、2的逻辑函数关系式相比：降维图法实现组合逻辑函数降维图法在一个函数的卡诺图中，函数的所有变量均为卡诺图的变量，图中每一个最小项小方格，都填1或0或任意项×。一般将卡诺图的变量数称为该图的维数。如果把某些变量也作为卡诺图小方格内的值，则会减少卡诺图的维数，这种卡诺图称为降维卡诺图，简称降维图。作为降维图小方格中值的那些变量称为记图变量。降维图法举例例：降维（P150）降维方法降维方法总结：如果记图变量为X，对于原卡诺图（或降维图）中，当X＝0时，原图单元值为F，X＝1时，原图单元值为G，则在新的降维图中对应的降维图单元中填入子函数XF＋XG。说明：F和G可以为0，可以为1，可以为某另一变量，也可以为某一函数。例4-7（P151）例用8选1数据选择器实现函数(注意修正例题中错误)解第一步作出F的卡诺图，并降维例4-7在F的卡诺图中，以D为记图变量，得到3维的降维图第二步将函数降维图与8选1数据选择器卡诺图比较，得到8选1数据选择数据输入端例4-7第三步画出逻辑电路图，例4-8（P151）例用8选1数据选择器实现函数解第一步，作出F的卡诺图及其降维图例4-8例4-8第二步，将3变量降维图与8选1数据选择器卡诺图相比较，得例4-8第三步采用8选1数据选择器，构成的逻辑电路图如下图所示例4-8对于此例，也可以采用同一规格的4选1数据选择器来实现，变换成2变量降维图，如下图所示。例4-8以A，B输入变量作为4选1数据选择器的地址，以C、D、E作为记图变量。则子函数分别为：必须选用3片4选1数据选择器分别实现f0、f1、f3例4-84选1数据选择器实现的逻辑电路图*练习练习试用4选1MUX实现三变量函数：解：

①首先选择地址输入，令A1A0=AB，则多余输入变量为C，子函数Di=f(c)。②确定子函数Di。用代数法将F的表达式变换为与Y相应的形式：*练习将F与Y对照可得两点说明用数据选择器实现组合逻辑函数的两点说明：1、数据选择器实现组合逻辑函数十分方便，但它仅对实现单输出的逻辑函数方便，而对于多输出函数，每个输出函数就需至少一块数据选择器组件。2、在m>n的情况下，选择哪些变量作为地址，哪些变量作为记图变量，可以是任意的，但不同的选择方案会有不同的结果，要得到最佳方案，必须对原始卡诺图进行仔细分析，以选择子函数最少或最简单的方案。采用中规模器件设计组合电路总结因为每一种组合电路的中规模器件都具有某种确定的逻辑功能，都可以写出其输出和输入关系的逻辑函数表达式。因此可以将要实现的逻辑函数表达式进行变换，尽可能变换成与某些中规模器件的逻辑函数表达式类似的形式。

在采用中规模器件设计时，由于大多数是专用的功能器件，用这些功能器件实现组合逻辑函数，基本采用逻辑函数对比的方法。采用中规模器件设计组合电路总结如果需要实现的逻辑函数表达式与某些中规模器件的逻辑函数表达式形式上完全一致，则使用这种器件最方便。如果需要实现的逻辑函数是某种中规模器件的逻辑函数表达式的一部分，例如变量数少，则只需对中规模器件的多余输入端做适当的处理（固定为1或固定为0），也可以很方便地实现需要的逻辑函数。如果需实现的逻辑函数的变量数比中规模集成器件的输入变量多，则可以通过扩展和降维的方法来实现。采用中规模器件设计组合电路总结一般来讲，使用数据选择器实现单输出函数方便，使用译码器和附加逻辑门实现多输出函数方便，对一些具有某些特点的逻辑函数，如逻辑函数为输入信号相加，则采用全加器实现较为方便。利用译码器实现组合逻辑函数，后面加一些小规模的门电路；利用选择器实现组合逻辑函数，前面加一些小规模的门电路；利用全加器实现组合逻辑函数，中间加一些小规模的门电路。4.4组合电路中的竞争冒险4.1组合逻辑电路的分析4.2组合逻辑电路的设计4.3常用组合模块的功能及应用4.4组合电路中的竞争冒险竞争冒险的概念信号经不同的路径到达同一点的时间有先有后，这种现象叫“竞争现象”。由于“竞争现象”产生错误的输出或结果，这种情况称“冒险”或者“竞争冒险”。竞争冒险的定义产生竞争冒险的原因

理想情况下，组合逻辑电路的设计中，假设电路的连线和集成门电路都没有延迟，电路中的多个输入信号发生变化时，都是同时瞬间完成。而实际上，信号通过连线及集成门都有一定的延迟时间，输入信号变化也需要一个过渡时间，多个输入信号发生变化时，也可能有先后快慢的差异。因此，在理想情况下设计的组合逻辑电路，受到上述因素的影响后，可能在输入信号变化的瞬间，在输出端出现一些不正确的尖峰信号。这些尖峰信号（毛刺信号）的出现，称为冒险现象。竞争冒险的分类如果输入信号变化前、后稳定输出相同，而在转换瞬间有冒险，称为静态冒险。如果输入信号变化前、后稳定输出为1，而转换瞬间出现0的毛刺（序列为1－0－1），这种静态冒险称为静态0冒险；如果输入信号变化前、后稳定输出为0，而转换瞬间出现1的毛刺（序列为0－1－0），这种静态冒险称为静态1冒险。在组合电路中，竞争冒险的分类如果输入信号变化前、后稳定输出不同，则不会出现静态冒险。动态冒险只有在多级电路中才会发生，在两级与－或（或－与）电路中是不会发生的。但如果在得到最终稳定输出之前，输出发生了三次变化，即中间经历了瞬态0－1或1－0（输出序列为1－0－1－0或0－1－0－1），这种冒险称为动态冒险。在组合逻辑电路中，竞争冒险的波形产生竞争冒险的原因：主要是门电路的延迟时间产生的。干扰信号0型冒险1型冒险

例4-12（P156）例分析图所示的组合电路，