人工智能芯片设计 课件 周巍 第1-3章-绪论、数字集成电路设计 -数字集成电路系统设计

第一章：导论人工智能芯片设计ArtificialIntelligenceChipDesign1.1半导体芯片技术概论2ArtificialIntelligenceChipDesign,

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Introduction半导体材料是一种将半导体材料制成电子元器件的技术大多数电子元器件的基本原材料——硅（Si）二维表示的硅晶体结构硅晶体的晶胞硅晶体中的电子和空穴半导体的掺杂过程1.1半导体芯片技术概论3ArtificialIntelligenceChipDesign,

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IntroductionPN结二极管p型n型正极负极P-N节二极管结构及符号MOS管n+

n+pSi衬底源极栅极漏极p+

p+nSi衬底源极栅极漏极多晶硅SiO2(a)NMOS晶体管(b)PMOS晶体管NMOS晶体管和PMOS晶体管横截面及符号P型半导体：掺入三价元素，空穴为多子，自由电子为少子N型半导体：掺入五价元素，自由电子为多子，空穴为少子1.1半导体芯片技术概论4ArtificialIntelligenceChipDesign,

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Introduction

W

n+

n+

LpSi衬底

1.2集成半导体器件技术5ArtificialIntelligenceChipDesign,

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Introduction发展历史1947年，JohnBardeen和WalterBrattain在贝尔实验室发明了第一个可用的点接触晶体管1958年，JackKilby在德州仪器公司制造出第一款以两个晶体管构成的集成电路触发器。Bardeen、Brattain和他们的导师WilliamShockley因为晶体管的发明，赢得了1956年的诺贝尔物理学奖。Kilby因其对集成电路的贡献，在2000年获得了诺贝尔物理学奖。1965年，戈登·摩尔观察到，集成电路上可以容纳的晶体管数目在大约每经过18个月到24个月便会增加一倍。这一观察结果被称为“摩尔定律”。如右图所示，随着时间的推移，英特尔微处理器的时钟频率每隔约34个月翻一番。1.3工艺技术与设计规划6ArtificialIntelligenceChipDesign,

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IntroductionCMOS工艺：1）晶圆形成直拉法：从纯熔化硅的坩埚中拉出的单晶硅的圆柱形经过切割得到2）光刻将光掩模版上的图形转移到覆盖在晶圆表面的对光敏感的材料上去的工艺过程3）阱和沟道主要有N阱工艺，P阱工艺，双阱工艺，三阱工艺负胶光刻三阱工艺的阱结构1.3工艺技术与设计规划7ArtificialIntelligenceChipDesign,

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Introduction版图（LAYOUT）设计规则：1）阱（WELL）规则阱规格可能包括N阱，P阱和深N阱，用于指定放置各种阱的放置2）晶体管（TRANSISTOR）规则CMOS晶体管通常至少由四个掩膜版定义——Active、N-select、P-select、多晶硅3）接触孔（CONTACT）规则主要有金属到P-active（P扩散），金属到N-active（n扩散），金属到多晶硅，金属到阱或衬底衬底接触孔CMOSN阱工艺晶体管和阱/衬底接触孔1.3工艺技术与设计规划8ArtificialIntelligenceChipDesign,

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Introduction版图（LAYOUT）设计规则：4）金属层（METAL）规则金属间距可能随着金属线的宽度而变化5）通孔（VIA）规则各种工艺关于是否允许将堆叠的通孔放置在多晶硅和扩散区域上可能会略有不同6）其他规则多晶硅或金属的扩展超出接触孔或通孔；不同的栅极硅扩展取决于器件的长度；最大特征宽度；最小特征面积尽管较早的工艺往往是由工艺驱动，并且伴随着内容冗长、丰富的设计规则，但实际上，工艺已经逐渐变得“设计者友好”，或者更具体的说，是“计算机友好”（大多数掩膜版的几何形状的设计都是算法产生的）7）小结习题19ArtificialIntelligenceChipDesign,

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Introduction1.简述CMOS工艺流程。2.简述CMOS集成电路设计规则。3.简述N阱、P阱、双阱工艺。谢谢第二章：数字集成电路设计人工智能芯片设计ArtificialIntelligenceChipDesign2.1 CMOS电路设计12ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuitsCMOS电路的特点如下：1、静态功耗低，每门功耗为nw级；2、逻辑摆幅大，近似等于电源电压；3、抗干扰能力强,直流噪声容限达逻辑摆幅的35%左右；4、可在较广泛的电源电压范围内工作,便于与其他电路接口；5、速度快，门延迟时间达ns级；6、在模拟电路中应用，其性能比NMOS电路好。CMOS电路基本结构示意图2.1 CMOS电路设计13ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuitsCMOS反相器设计AY1001结构示意图逻辑示意图2.1 CMOS电路设计14ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuitsCMOS组合逻辑设计SPMOS上拉网络SNMOS下拉网络输出输入CMOS逻辑门示意图NMOS和PMOS晶体管对示意图输出端电平上拉网络关闭上拉网络打开下拉网络关闭Z1下拉网络打开0阻塞X逻辑电平2.2时序逻辑电路设计15ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits时序逻辑电路具有记忆功能输出不仅取决于当前输入的值，还取决于之前的输入值由组合逻辑和寄存器组成使用正边沿触发寄存器的有限状态机的框图输入输出组合逻辑寄存器QDCLK当前状态下一状态2.2时序逻辑电路设计16ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits

tCLKtD稳定数据

tQ

稳定数据寄存器QDCLK

同步寄存器的建立时间、保持时间和传播延迟2.2时序逻辑电路设计17ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件静态记忆元件与动态记忆元件锁存器与寄存器静态记忆元件1）其状态可以在电源打开时保持不变2）通常采用正反馈或再生构建3）可以用来配置数据、保存状态信息动态记忆元件1）能够在短时间内存储状态，其存储时间通常为ms级2）基于MOS器件相关寄生电容器临时存储电荷的原理

3）动态逻辑的电容器必须周期性地刷新以消除电荷泄漏4）适用于高性能水平和周期性时钟的数据路径电路2.2时序逻辑电路设计18ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件静态记忆元件与动态记忆元件锁存器与寄存器1）锁存器是边沿触发寄存器的重要组成部分2）锁存器透明模式和保持模式的切换由时钟信号的高低电平控制3）边沿触发寄存器仅在时钟信号的边沿进行采样，正边沿触发寄存器在时钟从0到1时采样输入，负边沿触发寄存器反之正负锁存器的时序2.2时序逻辑电路设计19ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器两个级联逆变器（a）及其Vtc（b）亚稳态2.2时序逻辑电路设计20ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器（a）原理图（b）逻辑符号（c）特性表基于NOR的SR触发器SR

QSR

Q禁止输入模式SRQ

01010110Q001010

SRQ

基于NAND的SR触发器异步SR触发器2.2时序逻辑电路设计21ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器同步SR触发器Q

CMOS时钟SR触发器2.2时序逻辑电路设计22ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器10QDCLK正锁存器01QDCLK负锁存器基于多路复用器的负锁存器和正锁存器时钟信号输出正锁存器0保持稳定1D负锁存器0D1保持稳定2.2时序逻辑电路设计23ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器

使用传输门建立的正锁存器正极门闩的晶体管级实现是基于多路复用器这个门闩的实现在这个指标上并不特别有效，因为它需要加载4个晶体管的时钟信号2.2时序逻辑电路设计24ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits记忆元件双稳态原理SR触发器基于乘法器的锁存器

CLKD

(a)

原理图(b)

非重叠时钟基于多路复用器的NMOS锁存器（仅使用NMOS传输晶体管）优点：减少了两个NMOS器件的时钟负载当CLK为高电平时，锁存器对D输入进行采样，而低电平时钟信号使能反馈环路，并将锁存器置于保持模式2.2时序逻辑电路设计25ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits动态元件动态传输门边沿触发寄存器单相时钟寄存器（TSPCR）CLKCLK

DQ

动态沿触发寄存器CLK

0-0重叠1-1重叠不重叠时钟的影响

2.2时序逻辑电路设计26ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits动态元件动态传输门边沿触发寄存器单相时钟寄存器（TSPCR）真单相锁存器优点：使用单个时钟相位缺点：晶体管数量增加，需要12个晶体管2.2时序逻辑电路设计27ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits动态元件动态传输门边沿触发寄存器单相时钟寄存器（TSPCR）向TSPC方法添加逻辑TSPC提供了额外的优势，即在锁存器中嵌入逻辑功能的可能性，从而减少与锁存器相关的延迟开销2.2时序逻辑电路设计28ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits动态元件动态传输门边沿触发寄存器单相时钟寄存器（TSPCR）正沿触发寄存器TSPC寄存器的保持时间小于1个反相器延迟寄存器的传播延迟实质上是三个反相器建立时间是节点X有效的时间，其等于一个反相器延迟习题229ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegrationCircuits1.简述CMOS反相器设计电路及工作逻辑。2.简述SR触发器及工作逻辑。3.简述单相时钟寄存器（TSPCR）电路及工作逻辑。谢谢第三章：数字集成电路系统设计人工智能芯片设计ArtificialIntelligenceChipDesign3.1数字芯片设计策略32ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems引言数字芯片设计介绍

数字芯片设计是现代电子技术中最核心的部分。数字芯片依靠其轻巧、高性能和低功耗等特点，在我们的现代生活中扮演着重要的角色。数字芯片的设计策略是影响其性能和可靠性的重要因素。数字芯片的设计策略是指在数字电路的设计、验证和实施过程中所采用的方法和技术。3.1数字芯片设计策略33数字芯片设计的策略1.系统级设计

在设计数字芯片之前，需要先确定系统的需求和目标，以便在系统级上对数字芯片做出优化。系统级设计包括功能分析、电路架构、性能评估等方面。2.高层次综合

主要是通过对所需功能和性能等方面的描述，将其转化为电路结构，并自动完成设计中的优化和综合，以减少设计人员的工作量。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略34数字芯片设计的策略3.低功耗设计

现今的数字芯片设计普遍注重低功耗。在低功耗设计中，需要采用低功耗技术、静态与动态功耗的控制、睡眠模式和节能策略等方法来提高功率效率。4.电路设计

它主要包括逻辑设计、时序控制、接口设计、模拟前端的基础组件设计和数字信号处理等方面。电路设计需要具备高的精度和可靠性，还需要考虑到系统时钟、延迟和功耗等问题。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略35数字芯片设计的策略5.验证和测试

设计的数字芯片需要通过测试来保障其正确的工作。在数字芯片设计的验证和测试中，需要使用各种验证和测试技术，包括仿真、测试、可靠性分析、装备测试等方面的技术。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略36数字芯片设计的策略指标性能指标

数字芯片的性能指标通常包括工作频率、时序、数据传输速率、噪声、精度等。为了获得高性能的数字芯片，设计者需要采用高性能的处理器、存储器、输入/输出接口、时钟和时序控制电路。此外，为了提高数字芯片的性能，设计师还需要采用一些优化技术，如流水线、乱序执行、指令预取等。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略37数字芯片设计的策略指标功耗指标

数字芯片的功耗指标指的是数字芯片在工作状态和待机状态下的功耗。为了获得低功耗的数字芯片，设计者需要采用功耗优化的设计技术，如低功耗芯片架构、功耗优化布局、时钟门控全球电源管理等。此外，还可以采用一些特殊的功耗优化方法，例如深度睡眠、动态电压调节等，来实现低功耗的设计目标。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略38数字芯片设计的策略指标成本指标

数字芯片的成本指标包括设计成本、制造成本和测试成本。为了降低数字芯片的成本，设计者需要采用一些经济效益优化的设计技术，如可重用的IP核、系统级集成设计和测试自动化等。此外，还可以通过采用标准化和高集成度设计来降低成本。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略39数字芯片设计的流程数字芯片设计的流程通常分为以下五个阶段：

（1）需求分析

（2）体系结构设计

（3）逻辑设计

（4）物理设计

（5）验证

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略40数字芯片设计的流程需求分析

在数字芯片设计过程中，需求分析是非常重要的一步。在这个阶段，设计师需要与客户或项目组合作，分析出数字芯片的具体要求，包括性能、功耗、成本和其他功能需求。此外，需要对目标市场和竞争环境进行分析，以确保设计方案的市场竞争性。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略41数字芯片设计的流程体系结构设计

在需求分析阶段完成后，设计师需要进行体系结构设计。在这个阶段，需要确定数字芯片的总体结构、内部数据通路、存储器接口、时钟和控制电路等。此外，还需要进行芯片功能划分和模块化设计，以便于后续逻辑设计和物理设计。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略42数字芯片设计的流程逻辑设计

在体系结构设计完成后，需要进行逻辑设计。在这个阶段，需要将体系结构设计转化为逻辑描述，包括设计逻辑电路、寄存器传输级别电路、控制逻辑电路等。此外，还需要对逻辑电路进行优化，以保证设计的正确性、高效性和容错性。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略43数字芯片设计的流程物理设计

在逻辑设计完成后，需要进行物理设计。在这个阶段，需要完成芯片的物理细节设计，包括版图设计、逻辑布局、物理布局和布线等。此外，还需要进行时序优化和功耗优化，以满足设计的性能和功耗指标。同时，还需要进行设计规则检查和设计验收，以确保设计符合制造要求。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略44ArtificialIntelligenceChipDesign,

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Introduction数字芯片设计的流程验证

在物理设计完成后，需要进行验证。在这个阶段，需要对设计进行功能验证、时序验证和功耗验证。此外，还需要进行仿真验证和硬件验证，以确保设计符合规范要求。验证完成后，数字芯片设计就可以投入生产了。3.1数字芯片设计策略45数字芯片设计的优化技术流水线技术

流水线技术可以将数字系统分成多个阶段，每个阶段处理不同的指令或数据，从而提高系统的运行速度。流水线技术可以提高系统的并行度，缩短指令的执行时间，从而提高系统性能。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略46数字芯片设计的策略流水线技术

流水线技术可以将数字系统分成多个阶段，每个阶段处理不同的指令或数据，从而提高系统的运行速度。流水线技术可以提高系统的并行度，缩短指令的执行时间，从而提高系统性能。指令预取技术

可重用IP核技术可以使芯片设计更加高效。设计者可以使用可重用IP核来替换复杂的电路设计，降低了开发时间和成本。同时，使用可重用IP核也可以提高设计的质量和可靠性。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略47数字芯片设计的策略功耗优化技术

功耗优化技术可以降低系统的功耗。常见的功耗优化技术包括过渡活动消耗、时钟门控、电压缩放、功率管理等。通过功耗优化技术，可以在保证系统性能的前提下降低总功耗，达到节能的目的。可重用IP核技术

指令预取技术可以在执行指令之前预取指令，使得指令和数据的访问可以同时进行。指令预取可以利用局部性原理，预测下一条指令的地址，从而避免指令访问引起的等待。指令预取可以加速指令的访问，提高系统的性能。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略48数字芯片设计的策略系统级集成设计技术

系统级集成设计技术可以将芯片设计与系统设计进行集成。通过系统级集成设计技术，设计者可以将多个模块、子系统和处理器等集成到一个单一的芯片中，降低芯片的成本和功耗，提高系统的性能和可靠性。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略49数字芯片设计的发展趋势高度集成

未来数字芯片设计将会朝着更高度集成的方向发展。随着处理器核心的数量不断增加，数字信号处理器、模拟信号处理器等成为更加广泛的应用，设计者需要在有限的面积内集成更多的功能。异构集成

未来数字芯片的设计将离不开异构集成。处理器和FPGA将加速集成，以实现更高效的数字信号处理和系统控制。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.1数字芯片设计策略50数字芯片设计的发展趋势低功耗

随着对能源的关注和对绿色环保的呼声，低功耗设计成为未来数字芯片设计的一个主要趋势。采用低功耗设计技术、动态电压调整技术等方法，可以大大降低系统的功耗，从而提高芯片的可靠性，延长电池寿命。测试自动化

随着设计复杂度的不断提高，测试成为数字芯片设计的一个主要难点。测试自动化技术可以大大降低测试成本和时间，并提高测试效率和可靠性。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2互连线设计51概念介绍在早期数字集成电路的发展过程中，片上互连线并不是其设计重点，仅在特殊情况下或执行高精度分析时才需要考虑片上互连线的影响。随着深亚微米半导体技术的引入，这种情况正在迅速发生变化。由互连线引入的寄生效应显示出与晶体管等有源器件不同的缩放行为，并且随着数字集成电路器件尺寸的减小和电路速度的增加，该效应产生的作用愈发重要，已成为影响数字集成电路内速度、能耗和可靠性等性能指标的主要因素。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.1互连线设计概述52概念介绍数字集成电路系统设计者在实现器件互连时可使用多层铝和多晶硅或重掺杂技术，然而现代布线形成的复杂几何形状引入了电容性、电阻性和电感性寄生效应，这些效应将导致：（1）传播延迟增加或性能的等效下降（2）对能量耗散和功率分布的影响（3）引入额外噪声源，从而降低系统可靠性。由于完整芯片模型的复杂性，设计人员在分析和优化过程中难以全面考虑所有寄生效应，因此需要构建基础模型来更好地模拟这些影响。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems53互连线互联基础模型

基础电路模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.2互连参数——电容、电阻和电感54

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DesignofDigitalIntegratedCircuitSystems3.2.2互连参数——电容、电阻和电感55概念介绍1.电容参数（2）为了使互连线的电阻最小化，最好保持互连线的截面尽可能大。另外，更小的宽度（W）则使布线更密集、面积开销更少。在这种情况下，上述假设的平行板模型变得不准确。互连线侧壁与衬底之间的电容（边缘电容）成为整体电容的组成部分，无法忽略。效果如图所示。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.2互连参数——电容、电阻和电感56概念介绍1.电容参数（3）电容分解为两类：平行板电容和边缘电容，由直径为互连线厚度的圆柱形互连线建模考虑到为复杂几何图形提供精确模型难度较高。因此使用一个简化的模型，将电容近似为两个分量之和，如图所示：

一个平行板电容，由宽度的互连线和地平面之间的正交场确定，与边缘电容平行，由一个尺寸等于互连线厚度的圆柱形互连线建模，由此得到的近似值可在实际应用中使用。相关公式为：

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DesignofDigitalIntegratedCircuitSystems3.2.2互连参数——电容、电阻和电感57概念介绍1.电容参数（4）在前三种情况，我们的分析仅限于在接地层上放置单个矩形导体的情况。这种结构称为微带线，当互连层的数量限制为1或2时，是半导体互连的良好模型。而随着工艺的改进，为芯片提供了更多的互连层，这些互连层被非常密集地封装。在这种情况下，互连线与其周围结构完全隔离并且仅电容性耦合到地的假设就显得较为简单。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.2互连参数——电容、电阻和电感58

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DesignofDigitalIntegratedCircuitSystems3.2.2互连参数——电容、电阻和电感59

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DesignofDigitalIntegratedCircuitSystems3.2.3互连线模型60概念介绍1.理想互连线模型在原理图中，互连线是没有附加参数或寄生效应的简单线路。这些互连线对电路的电气行为没有影响。即使互连线两端相距一定距离，但在理想情况下，其一端的电压变化会立即传播到另一端，因此，可以假设在每个时间点，互连线的每一段都存在相同的电压。2.集总模型互连线的电路寄生效应沿着其长度分布，并不集中在单一位置。然而，当只有单一寄生元件占主导地位或元件之间的相互作用很小，或者只看电路行为的一个方面时，通常可以将电路中的不同部分合并到单个电路元件中。这种方法的优点是，寄生效应可以用一个常微分方程来描述。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互连线模型613.集总RC模型当片上金属互连线超过几毫米长时，会产生一个显著的电阻。在这种情况下，电阻、电容集总模型中提出的等电位假设在这种情况下已不再适用，所以必须采用集总RC模型。第一种方法是将每个线段的总线电阻集中到一个单一的电阻中，并类似地将全局电容组合到一个单一的电容中。这种简单的模型，称为集总RC模型，这种方式应用于长互连线时，估算结果会有相应误差。在这种情况下，可以用分布式RC模型来更充分地模拟出互连线上的电阻、电容特性。但在分析分布式模型之前，必须花一些时间对集总RC网络进行分析和建模，原因为以下两点：（1）分布式RC线路模型比较复杂，很难直接找出合适的模拟结果，但分布式RC线路可以用一个简单的RC网络来模拟；（2）在研究复杂晶体管网络的瞬态特性时，通常的做法是将电路简化为RC网络，通过这种分析方法，工作人员可以有效地分析这样的网络并预测其一阶响应，提升其仿真效率。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互连线模型62

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DesignofDigitalIntegratedCircuitSystems3.2.3互连线模型634.分布式RC线路模型如前所述，L表示互连线的总长度，而r和c表示单位长度的电阻和电容。分布式RC模型分布式RC模型示意图ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互连线模型64

分布式RC模型分布式RC模型示意图ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互连线模型654.分布式RC线路模型

这些方程很难用于普通的电路分析。然而，已知分布RC线可以用集总RC梯形网络近似，这可以很容易地用于计算机辅助分析。

如图，显示了互连线对阶跃输入的响应，绘制了互连线中不同点的波形作为时间的函数。可用于观察阶跃波形如何从互连线的起点“扩散”到终点，波形迅速退化导致长互连线的相当大的延迟。驱动这些阻容线并使延迟和信号衰减最小化是现代数字集成电路设计中最棘手的问题之一。模拟阻容导线随时间和地点的阶跃响应ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互连线模型665.传输线

当电路的开关速度足够快，互连材料的质量足够高，从而使互连线的电阻保持在一定范围内时，导线的电感开始在延迟中占主要地位，因此必须考虑传输线的影响。

（1）传输线模型与互连线的电阻和电容类似，电感分布在导线上。前导线的分布式RLC模型为精确近似的传输线模型。传输线具有信号作为波在互连介质上传播的基本性质。（2）有耗传输线模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互连线模型675.传输线（2）有耗传输线模型虽然电路板和模块线足够粗和宽，可以被视为无损传输线，但对于片上互连线则不可以类比考虑，因为导线的电阻是一个重要因素。故应采用有损传输线模型。有耗传输线的阶跃响应有耗传输线模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.3互连线模型685.传输线（2）有耗传输线模型有耗RLC传输线阶跃响应结合了波传播和扩散分量。它描绘了RLC传输线的响应与源距离的函数关系。阶跃输入仍然以波的形式通过直线传播。但是，这个行波的振幅沿直线衰减，计算公式为：有耗传输线的阶跃响应

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DesignofDigitalIntegratedCircuitSystems3.2.4SPICE模型69概念介绍1.SPICE中的分布RC线路模型由于分布式RC线在当今设计中的重要性，大多数电路模拟器都内置了高精度的分布式RC模型。例如，BerkeleySpice3模拟器支持均匀分布的RC线性模型(URC)。该模型将RC线近似为具有内部生成节点的集总RC网络。参数包括导线长度L和（可选）模型中使用的段数。如果这些模型的计算复杂性大大减慢了模拟速度，则可以通过用有限数量的元素的集总RC网络来逼近分布式RC线路，构造一个简单而准确的模型。分布式RC线路仿真模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.2.4SPICE模型70

分布式RC线路仿真模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3系统中的时序问题713.3.1基本时序概念在早期数字集成电路的发展过程中，片上互连线并不是其设计重点，仅在特殊情况下或执行高精度分析时才需要考虑片上互连线的影响。随着深亚微米半导体技术的引入，这种情况正在迅速发生变化。由互连线引入的寄生效应显示出与晶体管等有源器件不同的缩放行为，并且随着数字集成电路器件尺寸的减小和电路速度的增加，该效应产生的作用愈发重要，已成为影响数字集成电路内速度、能耗和可靠性等性能指标的主要因素。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本时序概念72同步电路与异步电路时序分析的基础是时序器件和时序路径，由时序器件和布线网络组成了时序路径，时序电路包括同步电路和异步电路，数字集成电路设计多数采取同步设计的方式。对于同步时序电路，大致应该包括以下四个要素：（1）每一个电路元件是寄存器或者是组合电路；（2）至少有一个电路元件是寄存器；（3）所有寄存器都接受同一个时钟电路；（4）若有环路，则环路至少包含一个寄存器。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本时序概念73同步电路与异步电路同步电路是由时序电路(寄存器和各种触发器)、组合逻辑电路和布线网络构成的电路，如图所示。同步时序逻辑电路的特点是各触发器的时钟端全部连接在一起，并接在系统时钟输出端。只有当时钟脉冲有效沿到来时，电路的状态才能被触发而随之改变，改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入信号有无变化，状态表中的每个状态都是稳定不变的。同步电路ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本时序概念74时钟及时钟树通常来说，时序电路中的时钟指的是全局时钟，全局时钟在芯片中以时钟树（或者称为时钟网络）的形式存在。数字集成电路设计中，理想时钟是被认为跳变沿瞬间变化的时钟信号时钟树ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本时序概念75时钟及时钟树实际电路中的时钟信号存在下面的属性：（1）时钟偏移时钟的偏移：时钟分支信号在到达寄存器的时钟端口过程中，都存在线网等延时。理想时钟时钟偏移ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本时序概念76时钟及时钟树（2）时钟抖动时钟抖动：相对于理想时钟沿实际时钟存在不随时间积累的、时而超前、时而滞后的偏移称为时钟抖动,简称抖动，如图所示：时钟的抖动可以分为随机抖动和固有抖动。随机抖动的来源为热噪声、散粒噪声和闪烁噪声，固定抖动的来源为开关电源噪声、串扰、电磁干扰等，与电路的设计有关，可通过优化设计来改善，比如选择合适的电源滤波方案、合理的PCB布局和布线。时钟抖动ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本时序概念77时钟及时钟树（3）时钟转换时间时钟的转换时间：时钟的上升沿跳变到下降沿或者时钟下降沿跳变到上升沿的时间，时钟沿的跳变时间就是时钟的转换时间。（4）时钟延时时钟的延时：时钟从时钟源（比如说晶振）出发到达触发器时钟端口的延时，称为时钟的延时，包含时钟源延迟和时钟网络的延迟，如图所示：时钟转换时间时钟延时ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本时序概念78建立时间和保持时间（1）触发器建立时间、保持时间和传输延迟时间都是和触发器的动态特性有关，一个简单的触发器除了有输入和输出信号，还有一个重要的触发信号，我们通常称这个信号为时钟信号。只有触发信号的有效边沿到来时，触发器的输出信号才会随之发生改变，一个简单触发器示意图如图所示：触发器ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.1基本时序概念79建立时间和保持时间（2）建立时间建立时间：时钟沿到来之前输入信号D必须保持稳定的最小时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器。（3）保持时间保持时间：时钟沿到来之后输入信号D必须保持稳定的时间，如果保持时间不够，数据同样不能被稳定的打入触发器，就是指这个最小的保持时间。如图所示。（4）传输延迟时间建立保持时间ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.2时序路径80基本概念时序路径是时序分析的基础，时序分析工具可以查找并分析设计中的所有时序路径，每条时序路径由一个起点和一个终点及其中间的各级器件和线网构成。时序路径ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.2时序路径81时序路径由图所示，时序路径可以分为以下四类：（1）输入端到寄存器：从输入端口开始，到达时序元件的数据输入端；（2）寄存器到寄存器：从时序元件的时钟引脚开始，到时序元件的数据输入端；（3）寄存器到输出端：从时序元件的时钟引脚开始，到输出端口结束；（4）输入端到输出端：从输入端口开始，到输出端口结束。时序路径ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束82时钟约束（1）寄存器到寄存器的时序约束在默认情况下，逻辑综合时，即使一个时钟要驱动很多寄存器，DC也不会在时钟的连线上加时钟缓冲器以加强驱动能力，时钟输输入端直接连接到所有寄存器的时钟引脚，即对于高扇出的时钟连线，DC不会对它做设计规则的检查和优化，如图（a）所示。（a）默认综合电路

（b）时钟树综合电路ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束83时钟约束（1）寄存器到寄存器的时序约束在时钟连线上加上时钟缓冲器或作时钟树的综合一般由后端工具完成，后端工具根据整个设计的物理布局数据，进行时钟树的综合。加入时钟缓冲器后，使整个时钟树满足时钟，偏差及转换时间的目标。时钟树综合后的电路如图(b)所示。（a）默认综合电路

（b）时钟树综合电路ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束84时钟约束（1）寄存器到寄存器的时序约束建立时钟属性模型：create_clock、set_clock_uncertainty、set_clock_latency、set_clock_transition分别进行时钟的周期、偏移、延时、转换约束，set_clock_uncertainty：对时钟的偏移和抖动进行建模，也就是对时钟的偏差进行建模，具体使用为：假设时钟周期为10ns，时钟的建立偏差为0.5ns。时钟约束建模ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束85时钟约束（1）寄存器到寄存器的时序约束理想时钟建模建立时间偏差建模建立、保持时间偏差建模时钟上升/下降沿偏差建模ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束86时钟约束（1）寄存器到寄存器的时序约束当对建立时间偏差建模之后，这时，时钟周期、时钟偏差和建立时间的关系如图所示：时钟周期、时钟偏差和建立时间关系ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束87时钟约束（1）寄存器到寄存器的时序约束对于保持时间，在未考虑时钟偏移之前，前面说了，组合逻辑的延时要大于触发器的保持时间（具体原因参考前面的描述），当对时钟偏差建模之后，这时时钟周期、时钟偏差和保持时间的时序关系如图所示：时钟偏差和保持时间时序关系ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束88时钟约束（1）寄存器到寄存器的时序约束在布局布线前：时钟周期为10ns，时钟源到芯片的时钟端口时间是3ns，时钟端口都内部触发器的时间是1ns，如图所示：时序布线示例图建模命令：create_clock-period10[get-portsCLK]set_clock_latency-source3[get_clocksCLK]set_clock_latency1[get_clocksCLK]ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束89时钟约束（1）寄存器到寄存器的时序约束约束脚本理想时钟和实际时钟的对比，如图所示：理想时钟/实际时钟对比ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束90时钟约束（1）寄存器到寄存器的时序约束对实际时钟的建模/约束如图所示：时钟模型约束ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束91时钟约束（2）输入端到寄存器的时序约束以模块前后使用的是同一个时钟CLK为例进行讲述，电路如图所示：CLK电路示例ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束92时钟约束（2）输入端到寄存器的时序约束上图中，CLK时钟的上升沿，通过外部电路的寄存器FF1发送数据经过输入端口A传输到要综合的电路，在下一个时钟的上升沿被锁存至内部寄存器FF2。它们之间的时序关系如图所示：时序关系示例ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束93时钟约束（2）输入端到寄存器的时序约束如果我们已知输入端口的外部电路的延迟（假设为4ns，包括外部寄存器翻转延时和外部的逻辑延时），就可以很容易地计算出留给综合电路输入端到寄存器N的最大允许延迟，如图所示：最大允许延迟ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束94时钟约束（2）输入端到寄存器的时序约束如果我们已知输入端口的外部电路的延迟（假设为4ns，包括外部寄存器翻转延时和外部的逻辑延时），就可以很容易地计算出留给综合电路输入端到寄存器N的最大允许延迟，如图所示：最大允许延迟ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束95

时序电路实例输入端口延时的约束如下所示：create_clock-period20[get-portsClk]set_input_delay-max7.4-clockClk[get-portsA]ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束96时钟约束（2）输入端到寄存器的时序约束当输入的组合逻辑有多个输入端口时，如图所示：多输入端口组合逻辑示例ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束97时钟约束（3）寄存器到输出端的时序约束讨论的寄存器到输出端约束的模型，如图所示：寄存器到输出端约束模型ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束98时钟约束（3）寄存器到输出端的时序约束CLK时钟上升沿通过内部电路的寄存器FF2发送数据经要综合的电路S，到达输出端口B，在下一个时钟的上升沿被到达外部寄存器的FF2接收。他们之间的时序关系如图所示，需要约束的的组合路径电路S的延时，令DC计算它的延时是否能够满足时序关系，就要通知DC外部输出的延时大概数值：寄存器到输出端时序波形图ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束99时钟约束（3）寄存器到输出端的时序约束CLK时钟上升沿通过内部电路的寄存器FF2发送数据经要综合的电路S，到达输出端口B，在下一个时钟的上升沿被到达外部寄存器的FF2接收。他们之间的时序关系如图所示，需要约束的的组合路径电路S的延时，令DC计算它的延时是否能够满足时序关系，就要通知DC外部输出的延时大概数值：寄存器到输出端时序波形图ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束100时钟约束（3）寄存器到输出端的时序约束当已知外部电路的延迟（假设为5.4ns），就可以很容易地计算出留给要综合电路输出端口的最大延迟，如图所示：综合电路输出端口最大延迟ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束101时钟约束（3）寄存器到输出端的时序约束DC中，用set_output_delay命令约束输出路径的延迟，对于上面的电路图，有：set_output_delay-max5.4-clockClk[get_portsB]设计约束中指定外部逻辑用了多少时间，DC将会计算还有多少时间留给内部逻辑。例如，对于图示的电路模型：时序电路实例ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束102时钟约束（3）寄存器到输出端的时序约束寄存器到输出端口的时序路径约束为：create_clock-period20[get_portsClk]set_output_delay-max7.0-clockClk[get_portsB]对应的时序关系图如下所示：时序电路实例-时序关系ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束103时钟约束（3）寄存器到输出端的时序约束关于输入路径延时和输出路径延时的一些实际情况：进行SOC设计时，由于电路比较大，需要对设计进行划分，在一个设计团队中，每个设计者负责一个或几个模块。设计者往往并不知道每个模块的外部输入延迟和外部输出的建立要求（这些要求或许在设计规格书里面写有，或许没有，当没有时设计者会无从得知），如图所示：多模块时序电路示例ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束104

时序电路富余量说明ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.3时序约束105时钟约束（3）寄存器到输出端的时序约束如果设计中的模块以寄存器的输出进行划分，时间预算将变得较简单，如图所示：寄存器划分时间预算ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.4静态时序分析106静态时序分析简介静态时序分析（STA）是通过工具对同步电路中所有存在的时序路径进行分析，检查是否存在时序违例。静态时序分析的基础是同步设计，其作用包括以下三个方面：（1）通过静态时序分析可以获取当前电路所允许的最高时钟频率；（2）静态时序分析会依据时序约束对设计进行检查，并报告时序存在不收敛情况的逻辑电路；（3）自动分析时钟的偏移、抖动等各种因素对电路时序的影响。常用的静态时序分析包括：（1）Synopsys公司的PrimeTime；（2）Cadence公司的Tempus。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.4静态时序分析107PrimeTime简介（1）PrimeTime的输入输出文件输入文件：1）综合后的网表文件和SPEF文件（连线的寄生电容电阻）；2）标准单元的库文件；3）其他库文件，如IP库、IO库等；4）时序约束文件。输出文件：1）带延时信息的SDF文件；2）时序分析报告以及保留相关结果的session文件；3）Timingeco文件（存在时序违例时需重复迭代此步，从而促使后端设计进一步优化版图，修完后会重新生成一个SDF文件和session文件，直到时序违例消除）。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.4静态时序分析108PrimeTime简介（2）PrimeTime使用流程1）设计STA环境2）指定STA库文件3）读取网表文件4）读取SPEF文件5）设置约束文件6）输出报告并保存数据文件ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.3.4静态时序分析109静态时序分析常见问题（1）建立保持时间不满足要求（2）输入偏置约束不满足要求（3）输出偏置约束不满足要求ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.4运算功能块设计110数据输入通路

数据输入通路具有可选流水线设计，以DSP模块为例，数据输入端口A、B可选0、1、2个寄存器，为AREG和BREG，并且具有级联通路将数据传输到下一个相邻的DSP模块，为ACASREG和BCASREG。DSP模块数据端口属性表ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.4运算功能块设计111控制输入通路

在DSP模块中，控制输入通路包含加法器模式选择ALUMODE、进位信号选择CARRYINSEL和加法器输入选择OPMODE。ALUMODE控制信号具有专用流水线设计，可选寄存器数量为0、1。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.4运算功能块设计112控制输入通路

在DSP模块中，控制输入通路包含加法器模式选择ALUMODE、进位信号选择CARRYINSEL和加法器输入选择OPMODE。ALUMODE控制信号具有专用流水线设计，可选寄存器数量为0、1。ArtificialIntelligenceChipDesign,

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DesignofDigitalIntegratedCircuitSystems3.4运算功能块设计113控制输入通路

CARRYINSEL进位信号控制模块选择输入到加法器部分的进位，可选流水线为0、1。ArtificialIntelligenceChipDesign,

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