第十章 数字电路

第十章数字电路10.1概述10.2逻辑门电路10.3触发器10.4计数器10.5译码及显示电路10.6555集成定时器及其应用10.7数/模和模/数转换数字信号和数字电路

10.1概述1、模拟信号是指在时间上和数值上都是连续变化的信号。2、数字信号是指在时间上和数值上都是断续变化的离散信号。10.1.1数字电路的特点1、数字电路在稳态时，电子器件处于开关状态，即工作在饱和区和截止区。和二进制信号的要求是对应的。分别用0

和1来表示。2、数字电路信号的1和0没有任何数量的含义，而只是状态的含义，所以电路在工作时要能可靠地区分开1和0两种状态。3、对已有电路分析其逻辑功能，叫做逻辑分析；按逻辑功能要求设计电路，叫做逻辑设计。4、数字电路工作状态主要是用逻辑代数和卡诺图法等进行分析化简。5、数字电路能够对数字信号1和0进行各种逻辑运算和算术运算。10.1.2数制(一)

十进制(Decimal)十进制有如下特点：（1）它的数码K共有十个，为0、1、2、3、4、5、6、7、8、9。（2）相邻位的关系，高位为低位的十倍，逢十进一，借一当十，即十进制的基数R等于10。（3）任何一个十进制都可以写成以10为底的幂之和的形式。例如：(11.51)10

1×1011×1005×10-1

1×10-2

权权权权

10i

称十进制的权

10称为基数

0~9

十个数码称数数码与权的乘积，称为加权系数十进制数可表示为各位加权系数之和，称为按权展开式

(246.134)10=2×102

+4×101

+6×100

+1×10-1

+3×10-2

+4×10-3(二)

二进制(Binary)（XXX）2或（XXX）B例如（1011.23）2或（101123）B数制：0、1进位规律：逢二进一，借一当二权：2i基数：2系数：0、1例如0+1=11+1=1011+1=10010–1=1按权展开式表示(1011)2=1×23

+0×22+1×21+1×20

将按权展开式按照十进制规律相加，即得对应十进制数。(1011.11)2=1×23

+0×22

+1×21

+1×20

+1×2-1

+1×2-2=8+0+2+1+0.5+0.25=11.75(1011.11)2=(11.75)10(三)

十六进制(Binary)(XXX)16或

(XXX)H

例如：（4E6）16或（4E6）H数码：0～9、A～F进位规律：逢十六进一，借一当十六。权：16i

基数：16

系数：0～9、A～F按权展开式表示

（4E6）16=4×162+E×161+6×160（4E6）16=4×162+14×161+6×160=（1254）10将按权展开式按照十进制规律相加，即得对应十进制数。

=（1254）10（4E6）16=（1254）10几种进制的优缺点:以十进制和二进制作比较,十进制在日常生活中应用最多,是人们最熟悉和习惯的计数体制,但其十个数码在数字电路中难于找到十个状态与之对应．数字电路的两个状态可用两个数码表示,故采用二进制.二进制计算规则简单,但人们对它不习惯,另外其数位较多,不易读写.利用二进制与十进制和十六进制的对应关系对十进制和十六进制以及二进制编码,用起来就很方便了。几种不同数制间的转换

1.非十进制转换成十进制可以将非十进制写为按权展开式,得出其相加的结果,就是对应的十进制数例1(11010)2=1×24+1×23+0×22+1×21+0×20

=24+23+21=(26)10例2(1001.01)2=1×23+0×22+0×21+1×20+0×2-1+1×2-2=23+20+2-2=(9.25)10例3(174)16=1×162+7×161+4×160=256+112+4=(372)102.十进制转换为二进制整数和小数分别转换整数部分：除

2取余法

小数部分：乘

2取整法例1将十进制数

(26)10转换成二进制数

26

余数13

631

222220

读数顺序0.875×21.7501×21.500

1×21.0001整数读数顺序一直除到商为

0为止(26)10=

(11010)201011例2将（0.875）10转换为二进制数（0.875）10=（0.111）2例3将（81）10转换为二进制、十六进制数8124012202010205201200余数读数顺序可用除基取余法直接求十六进制。或利用十六进制数码与二进制数码的对应关系，由二进制数转化为十六进制数。

每一个十六进制数码都可以用4位二进制来表示。所以可将二制数从低位向高位每4位一组写出各组的值，从左到右读写，就是十六进制。在将二进制数按4位一组划分字节时最高位一组位数不够可用0补齐。（81）10=（1010001）2=（01010001）2=（51）16小数点以后的二进制数转化为十六进制数在划分字节时是从高位到低们进行的。2121用二进制码表示十进制码的编码方法称为二-十进制码，即BCD码。常用的BCD码几种编码方式如表所示1111111111001110111010111101011110101100011010011011010110000100010001000011001100110010001000100001000100010000000000009876543210

十进制数1100101110101001100001110110010101000011余3码2421(B)2421(A)5421码8421

码无权码

有权码1001100001110110010101000011001000010000权为

8、4、2、1比8421BCD码多余3取四位自然二进制数的前10种组合，去掉后6种组合1010~1111。用BCD码表示十进制数举例：

(473)10=（010001110011）8421BCD

(36)10=(00110110)8421BCD

(4.79)10=(0100.01111001)8421

BCD(50)10=(01010000)8421

BCD注意区别BCD码与数制：

(150)10=(000101010000)8421BCD=(10010110)2=(226)8=(96)16

基本逻辑函数

与逻辑或逻辑非逻辑与运算(逻辑乘)

或运算(逻辑加)

非运算(逻辑非)

10.2.1与逻辑

决定某一事件的所有条件都具备时，该事件才发生。灭断断亮合合灭断合灭合断灯

Y开关

B开关

A开关

A、B都闭合时，灯

Y才亮。

规定:开关闭合为逻辑1断开为逻辑0灯亮为逻辑1灯灭为逻辑0

真值表111YAB000001010逻辑表达式Y=A·B

或Y=AB

与门

(ANDgate)若有0出0；若全1出1

10.2逻辑门电路开关A或B闭合或两者都闭合时，灯Y才亮。10.2.2

或逻辑

决定某一事件的诸条件中，只要有一个或一个以上具备时，该事件就发生。灭断断亮合合亮断合亮合断灯

Y开关

B开关

A若有1出1若全0出0

000111YA

B101110逻辑表达式Y=A+B

或门

(ORgate)

≥1

10.2.3非逻辑

决定某一事件的条件满足时，事件不发生；反之事件发生。开关闭合时灯灭，开关断开时灯亮。

AY0110Y=A

1

非门(NOTgate)

又称“反相器”

主要要求：1、含有两种或两种以上逻辑运算的逻辑函数称为复合逻辑函数。2、掌握几种常见的复合函数例如：与非、或非、与或非、异或、同或等。10.2.4复合逻辑函数与非逻辑(NAND)先与后非若有

0

出

1若全

1

出

0或非逻辑(NOR)先或后非若有

1

出

0若全

0

出

1011100001YA

B010与或非逻辑(AND–OR–INVERT)先与后或再非由基本逻辑运算组合而成100011YA

B110011可以有二个以上的输入变量异或逻辑(Exclusive–OR)若相异出1若相同出0同或逻辑(Exclusive-NOR，即异或非)若相同出1若相异出0000011YAB101110100111YAB001010注意：异或和同或互为反函数，即=ABY只能是二个输入变量&a&b反馈两个输入端两个输出端

10.3.1基本RS触发器10.3RS触发器10.3RS触发器&a&b原状态11001010输出仍保持输入

=0(101),

=1时&a&b原状态01111010输出变为输入

=0(101),

=1时原状态10101011输出变为&a&b输入

=1,=0(101)时原状态00110101输出保持&a&b输入

=1,=0(101)时原状态10111001输出保持原状态&a&b输入=1,=1时原状态01110110输出保持原状态&a&b输入=1,=1时0011输出全是1但当两个输入端电平同时变为1时，翻转快的门输出变为0，另一个不得翻转。&a&b输入

=0(101),

=0(101)时

基本触发器的功能表

Q

1

1

保持原状态

0

1

0

1

1

0

1

0

0

0

同时变为1后不确定

两个输入端同时有效的输入取值情况即为约束！即输入作用后的输出Qn+1特性方程：基本触发器的特点总结（1）有两个互补的输出端，有两个稳定的输出状态。（2）有复位（Q=0）、置位（Q=1）、保持原状态三种功能。（3）由于反馈线的存在，无论是复位还是置位，有效信号只需要作用很短的一段时间，即“一触即发”。10.3.2同步RS触发器1.电路组成及逻辑符号同步RS触发器

（a）逻辑电路（b）逻辑符号

在CP=0期间，G3、G4被封锁，触发器状态不变。在CP=1期间，由R和S端信号决定触发器的输出状态。结论：触发器的动作时间是由时钟脉冲CP控制的。触发方式：电平触发方式只有CP=1时（高电平有效），触发器的状态才由输入信号R和S来决定。2.工作原理(仿真运行图)3.功能表（在CP=1期间有效）现态：CP脉冲作用前触发器的原状态，用Qn表示；次态：CP脉冲作用后触发器的新状态，用Qn+1表示。表4-2同步RS触发器功能表R为高电平有效触发S为高电平有效触发R、S不允许同时有效4.工作波形（又称为时序图，设初态为0

）同步RS触发器的时序图

置1保持置0置15.同步触发器的空翻同步触发器在一个CP脉冲作用后，出现两次或两次以上翻转的现象称为空翻。图4-8同步RS触发器的空翻现象

123下面介绍几种能克服空翻的触发器。1、触发器的触发方式有哪些？边沿触发、电平触发和主从触发2、如何克服空翻现象？采用主从触发方式可以避免空翻提问：10.3.3JK触发器一、电路结构1、逻辑连线图查看2、符号图说明：C1处的折角表示边沿触发

外侧CP有小圆圈表示下降沿触发二、逻辑功能分析1、J=K=1：到逻辑图分析2、J=K=0：到逻辑图分析3、J=1K=0：4、J=0K=1：到逻辑图分析到逻辑图分析Q状态翻转原状态Q状态保持原状态Q状态为1（置1）Q状态为0（置0）三、真值表四、波形图如图所示JK触发器，初态为0（Q=0）。根据所给的CP、J、K波形画出Q的相应波形QQ返回1返回2SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时,不论输入端D为何种状态，都会使Q=1，Q非=0，即触发器置1；当SD=0且RD=1时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。10.3.4D触发器引入:电路中由两个与非门构成单脉冲发生器，计数器74LS161对其产生的脉冲进行计数，计数结果送入字符译码器并驱动数码管，使之显示单脉冲发生器产生的脉冲个数。

脉冲发生器计数器显示10.4计数器010101010CPQ1Q2QQ00000101001011111图5.2（b）计数器各触发器的翻转不受同一个CP脉冲控制。

——异步计数器计数器各触发器的翻转受同一个CP脉冲控制。

——同步计数器Q0Q1Q21.计数器的基本原理5.1计数器及其表示方法10.4.1二进制计数器若n=1，2，3…，则N=2，4，8…，相应的计数器称为模2计数器，模4计数器和模8计数器。计数器的位数n：即由多少个触发器组成。（n）计数器的模（计数容量）：最大所能计数的值N=2n三位二进制计数器同步二进制计数器——74LS161集成计数器（2）74LS161功能表输

入输

出

ETEPCP

D0

D1

D2

D3Q0

Q1

Q2

Q30×

×

×

×

×

×

×

×10×

×

↑

d0

d1

d2

d31111↑

×

×

×

×110×

×

×

×

×

×11×0×

×

×

×

×0000d0

d1

d2

d3计

数保

持保

持（1）各引脚功能符号的意义：D0~D3：并行数据预置输入端Q0~Q3：数据输出端ET、EP：计数控制端CP：时钟脉冲输入端（↑）C：进位端：异步清除控制端（低电平有效）：置数控制端（低电平有效）74LS161状态图注释

74LS161是典型的4位二进制同步加法计数器，异步清除。同于74161。请问它的模是几？◆、

、ET和EP均为高电平时，计数器处于计数状态，每输入一个CP脉冲，进行一次加法计数。（3）74LS161的功能与特点

◆：异步置“0”功能。波形图00001010◆ET和EP是计数器控制端，其中一个为低电平，计数器保持原态。两者均为高电平，计数器才处于计数状态。◆：同步并行置数控制端（低电平有效），

=0，且=1时，D0~D3上数据

被输出到Q0~Q3。◆、

、ET和EP均为高电平时，计数器处于计数状态，每输入一个CP脉冲，进行一次加法计数。

异步二进制计数器——74LS93集成计数器

74LS93是异步4位二进制加法计数器。图5.6（b）二进制计数器：CP0作同步脉冲，FF0构成一个二进制计数器;八进制计数器：CP1作同步脉冲，FF1、FF2、FF3构成模8计数器;十六进制计数器：CP1端与Q0端在外部相连，构成模16计数器。74LS93又称为二—八—十六进制计数器。RD1、RD2为清零端，高电平有效。10.4.2十进制计数器同步十进制计数器——74LS192集成计数器▲逻辑符号

输

入输

出

RD

CU

CD

D0

D1

D2

D3Q0

Q1

Q2

Q3

00×

×

d0

d1

d2d3

10↑1×

×

×

×101↑

×

×

×

×1011×

×

×

××1×

×

×

×

×

×d0

d1

d2

d3加

计

数减

计

数保

持0000▲74LS192功能表各引脚功能符号的意义：D0~D3：并行数据输入端Q0~Q3：数据输出端CU：加法计数脉冲输入端CD：减法计数脉冲输入端RD

：异步置0端（高电平有效）：置数控制端（低电平有效）

：加法计数时，进位输出端（低电平有效）

：减法计数时，借位输出端（低电平有效）▲74LS192的时序图分析RD：异步置0端。计数器复位。置零0000：置数控制端（低电平有效）。1110CD为高电平，计数脉冲从CU端输入。

:进位输出;:借位输出。CU为高电平，计数脉冲从CD端输入。1001000000001001计数开始时，先在RD

端输入一个正脉冲，此时两个计数器均被置为0状态。此后在端输入“1”，RD

端输入“0”，则计数器处于计数状态。在个位的74LS192(1)的CU端逐个输入计数脉冲CP，个位的74LS192开始进行加法计数。在第10个CP脉冲上升沿到来后，个位74LS192的状态从1001→0000，同时其进位输出从0→1。▲利用74LS192实现100进制计数器(想一想)将多个74LS192级联可以构成高位计数器。例如：用两个74LS192可以组成100进制计数器。此上升沿使十位的74LS192(2)从0000开始计数，直到第100个CP脉冲作用后，计数器由10011001恢复为00000000，完成一次计数循环。▲逻辑符号▲74LS90功能表复位/置位输入输出RD1RD2S1S2Q3Q2Q1Q011×0×0×11××0×00×10××0×01×00×000000001001计数计数计数计数RD1

RD2：当S1S2=0时，RD1RD2=1计数器清零。S1、S2：S1S2=1时，计数器置“9”，即被置成1001状态，与CP无关。且优先级别最高。Q3Q2Q1Q0：输出端▲引脚功能说明CP0、CP1：双时钟输入端异步十进制计数器——74LS90集成计数器▲二—五—十进制计数器74LS90二进制计数器：FF0构成一个二进制计数器;五进制计数器：FF1、FF2、FF3构成模5异步计数器（五进制计数器）;8421码异步十进制计数器：时钟脉冲接CP0

，CP1端与Q0端相连。74LS90又称为二—五—十进制计数器。5421码异步十进制计数器：时钟脉冲接CP1

，CP0端与Q3端相连。10.4.3任意进制计数器同步二进制计数器

异步二-八-十六进制计数器同步十进制计数器异步二-五-十进制计数器利用已有的集成计数器构成任意进制计数器的方法通常有三种:

（1）直接选用已有的计数器。例如，欲构成十进制计数器，可直接选用十进制异步计数器74LS92。

（2）用两个模小的计数器串接可以构成模为两者之积的计数器。例如，用模6和模10计数器串接起来，可以构成模60计数器。

（3）利用反馈法改变原有计数长度这种方法是，当计数器计数到某一数值时，由电路产生的置位脉冲或复位脉冲，加到计数器预置数控制端或各个触发器清零端，使计数器恢复到起始状态，从而达到改变计数器模的目的。74LS160集成计数器▲逻辑符号▲表5.574LS160的功能表输

入输

出

EPETCP

D0

D1

D2

D3Q0

Q1

Q2

Q30×

×

×

×

×

×

×

×10×

×

↑

d0

d1

d2

d31111↑×

×

×

×110××

×

×

×

×11×0×

×

×

×

×0000d0

d1

d2

d3

计

数

保

持

保

持▲引脚功能说明D0~D3：并行数据输入端Q0~Q3：数据输出端EP、ET：计数控制端C：进位输出端CP：时钟输入端：异步清除输入端：同步并行置入控制端0→1→2→3→4→50000→0001→0010→0011→0100→010174LS160集成计数器的应用举例——反馈法构成模6计数器的四种方法例1：反馈置0法0000→0001→0010→0011→0100→0101由此可见，N进制计数器可以利用在（N-1）时将变为0的方法构成，这种方法称为反馈置0法。0→1→2→3→4→5例2：直接清0法当计数器计到6时（状态6出现时间极短），Q2和Q1均为1，使为0，计数器立即被强迫回到0状态，开始新的循环。+Vcc•6·0110例3：反馈预置法0100→0101→0110→0111→1000→1001◆当计数器计到状态1001时，进位端C

为1，经非门为0，置数控制端,下一个时钟到来时，将D3~D0端的数据0100送入计数器。此后又从0100开始计数一直计数到1001，又重复上述过程。这种方法称为反馈预置法。=0例4：反馈预置法例二0011→0100→0101→0110→0111→1000图5.12改进的模6计数器改进的模6计数器图5.11（d）所示方法的缺点是工作不可靠。原因是在许多情况下，各触发器的复位速度不一致，复位快的触发器复位后，立即将复位信号撤消，使复位慢的触发器来不及复位，因而造成误动作。改进的方法是加一个基本RS触发器，如图5.12（a）所示，工作波形见图5.12（b）。当计数器计到6时，基本RS触发器置0，使端为0，该0一直持续到下一个计数脉冲的下降沿到来为止。因此计数器能可靠置0。七段显示器主要有荧光数码管和半导体显示器、液晶数码显示器。半导体（发光二极管）显示器是数字电路中比较方便使用的显示器。它有共阳极和共阴极两种接法，如图所示。

10.5.1数码显示器件10.5译码器及数码显示电路数字显示译码器

数字显示译码器将BCD代码译成数码管显示字所需要的相应高、低电平信号，使数码管显示出BCD代码所表示的对应十进制数，这是一种代码译码器。74HC4511是8421BCD码七段显示译码器。74HC511与显示器的连接示意图，如图所示。二进制译码器二进制译码器输入输出满足：m=2n译码输入译码输出

a1a0y0y1y2y30010000101001000101100012位二进制译码器译码输入译码输出

a1a0y0y1y2y30001110110111011011111102位二进制译码器3—8译码器74LS138EN=1（）

EN=0，禁止译码，输出均为１使能端输出端输入端八个输出端，低电平有效。74138集成译码器的功能表

译码功能：根据输出引脚哪一条线有效，就可知道具体输入的二进制代码是哪一种组合。想一想：10位地址输入线最多可以表示多少种不同的地址，10根输入线的二进制数译码器的输出线为多少？可否采用某种传输方式来减少输出线数？

从真值表可得输出逻辑函数表达式为：

从表达式中可知每一个输出相当于是3变量的全部最小项取反。有些译码器其每一个输出直接就是最小项的形式。

例用译码器实现电视频段的选择。电视信号通常分为三个频段：VL、VH和U。如选中一个频段，则由相应的输出端输出12V电压给后面的电路。2、二~十进制译码器（又称BCD译码器）

二~十进制译码器是输入编码是BCD码，输出有10根引线与输入10个BCD编码对应。

BCD码有多种，对应着多种译码器，常用的是8421BCD译码器。

BCD码译码器都有4个输入端，10个输出端，常称之为4~10线译码器,也是一种唯一地址译码器。

8421BCED译码器74HC428421BCED译码器74HC42真值表3.唯一地址译码器的应用计算机系统中利用译码器选通器件示意图

4．七段数字显示译码器

在数字系统中计数器、定时器、数字电压表等方面，需要将表示数字信息的二进制数以人们习惯的十进制数形式显示出来，以便查看，因此，数字显示电路是许多数字设备不可缺少的部分。数字显示电路通常由译码器、驱动器和显示器等部分组成。

脉冲信号计数器译码器驱动器显示器（1）数码显示器件数码显示器件种类繁多，其作用是用以显示数字和符号。用于十进制数的显示，目前使用较多的是分段式显示器。如图4.9是七段显示器显示字段布局及字形组合。

555定时器是一种应用方便的中规模集成电路,只需外接少量的阻容元件就可以构成单稳、多谐和施密特触发器。广泛用于信号的产生、变换、控制与检测。电阻分压器电压比较器基本RS触发器复位输入端(0)输出缓冲反相器集电极开路输出三极管TvovICvI1vI2vo’C1C2+--+(1)(2)(3)(4)(5)(6)(7)RS&5k

5k

5k

&&1VCC(8)G定时器的电路结构与工作原理1.电路结构10.6555集成定时器及应用010TvovICvI1vI2vo’C1C2+--+(1)(2)(3)(4)(5)(6)(7)RS&5k

5k

5k

&&1VCC(8)G

如果悬空0101010110111保持保持2.工作原理定时器的功能

00导通>2VCC/3

1110>VCC/3

导通<2VCC/3

>VCC/3

不变不变<2VCC/3<VCC/3

1截止U6uoT的状态UU45551234876510.6.1D/A转换器DAC转换的基本原理：图9.2.1数模转换器示意图10.6数--模和模--数转换

一般的数模转换器的基本组成可分为四部分，即：电阻译码网络、模拟开关、基准电压源和求和运算放大器。图9.2.2数模转换器原理图目前使用最广泛的D/A转换技术有两种：权电阻网络D/A转换和T形电阻网络D/A转换。权电阻网络D/A转换器

一个多位二进制数中每一位的“1”所代表的数值大小称为这一位的“权”。下面即以图9.2.3为例分析权电阻网络DAC的转换原理：9.2.34位权电阻网络DAC基准电压源求和放大器权电阻网络模拟开关CMOS模拟开关电路由电路分析可得：推论：对于n位的权电阻网络D/A转换器，当反馈电阻取为R/2时，输出电压的计算公式可写为——结论：输出电压正比于输入的数字量，从而实现了从数字量到模拟量的转换。此种电路：优点：结构比较简单，所用的电阻元件数很少；

缺点：各个电阻的阻值相差较大，尤其在位数较多时。如何求解？改进方法（一）：采用双级权电阻网络。如下例：倒T形电阻网络D/A转换器优点：可更好地克服权电阻网络DAC中电阻阻值相差太大的缺点。例：9.2.4倒T形电阻网络DAC该电路电阻网络的等效电路如下：9.2.5计算倒T形电阻网络支路电流的等效电路由电路分析,可得输出电压为：推论：对n位输入的倒T形电阻网络DAC,在求和放大器的反馈电阻阻值为R的条件下,输出模拟电压的计算公式为:例:采用倒T形电阻网络的单片集成DAC-——CB7520电路原理图：图9.2.6DAC——CB7520电路原理图【例1】下图是用CB7520和74LS161组成的波形发生器电路。已知CB7520的VREF=-10V，试画出输出电压V0的波形，并标出波形图上各点电压的幅度。9.2.7DAC——CB7520应用举例权电流型D/A转换器

在权电阻网络DAC和倒T形电阻网络DAC中的模拟开关在实际应用中，总存在一定的导通电阻和导通压降，而且每个开关的情况又不完全相同，所以它们的存在无疑会引起转换误差，影响转换精度。权电流型DAC可有效的解决这一问题。其示意图如下：图9.2.8权电流型DAC恒流源电路常使用图所示的电路结构形式：图权电流型DAC中的恒流源对应的输出电压为：

在实际应用的权电流型DAC中经常利用倒T形电阻网络的分流作用产生所需要的一组恒流源，如图

所示：图

利用倒T形电阻网络的权电流型DAC由电路分析知：推论：对于输入n位二进制数码的这种电路结构的DAC，输出电压的计算公式可写成：采用这种权电流型DAC电路生产的单片集成DAC有DAC0806、DAC0807、DAC0808等。这些器件都采用双极型工艺制作，工作速度很高。DAC0808电路介绍及应用举例：图9.2.11DAC0808的电路结构框图图9.2.12DAC0808的典型应用具有双极性输出的D/A转换器

前面讲的DAC输出电压都是单极性的，得不到正、负极性的输出电压。而具有双极性输出的DAC能够把以补码形式输入的正负数分别转换成正负极性的模拟电压。下面以输入为3位二进制补码的情况为例，说明转换的原理。表7-2-1输入为3位二进制补码时要求DAC的输出表7-2-2具有偏移的DAC的输出符号位其中，由RB和VB组成偏移电路，门G完成符号位的取反。为使输入代码为100时的输出电压等于零，需使下式成立：

图9.2.13具有双极性输出电压的DAC偏移电路符号取反D/A转换器的转换精度与转换速度一、DAC的转换精度

在DAC中通常用分辨率和转换误差来描述转换精度。由于DAC的各个环节在参数和性能上和理论值之间不可避免的存在着差异，所以实际能达到的转换精度要由转换误差来决定。表示由各种因素引起的转换误差的一个综合性指标称为线性误差。线性误差表示实际的D/A转换特性和理想转换特性之间的最大偏差，如图9.2.14所示。线性误差一般用最低有效位的倍数表示。图9.2.14DAC的转换特性曲线造成DAC转换误差的原因有:

*

参考电压VREF的波动

*运算放大器的零点漂移*模拟开关的导通内阻和导通压降*电阻网络中电阻阻值的偏差*三极管特性的不一致等等。由不同因素所导致的转换误差各有不同的特点：

1）若VREF偏离标准值△VREF，则由△VREF引起的转换误差叫做比例系数误差，用△VO1表示。图9.2.15中虚线表示出了当△VREF一定时VO值偏离理论值的情况。图9.2.15比例系数误差2）由运算放大器的零点漂移造成的输出电压误差叫做漂移误差或平移误差，用△VO2表示，如图9.2.16中虚线所示：图9.2.16漂移误差3）由于模拟开关的导通内阻和导通压降都不可能真正等于零，因而它们的存在也必将在输出端产生误差电压△VO3，这种性质的误差叫做非线性误差。4）产生非线性误差的另一个原因是电阻网络中电阻阻值的偏差，其中也包含了模拟开关导通电阻所带来的误差。在输出端产生的误差电压△VO4与输入数字量之间也是一种非线性关系。这两种误差示于图9.2.17中。图9.2.17非线性误差

因为这几种误差电压之间不存在固定的函数关系，所以最坏的情况下输出总的误差电压等于它们的绝对值相加，即说明：为获得高精度的DAC，单纯依靠选用高分辨率的DAC器件是不够的，还必须具有高稳定度的参考电压源VREF和低漂移的运算放大器与之配合使用，才可能获得较高的转换精度。以上讨论的都是静态误差，对于动态误差，可在DAC的输出端附加采样——保持电路。【例2】在图9.2.6的倒T形电阻网络(CB7520)DAC中，外接参考电压VREF=-10V。为保证VREF偏离标准值所引起的最大误差小于1/2LSB，试计算VREF的相对稳定度应取多少?二、DAC的转换速度

通常用建立时间tset

来定量描述DAC的转换速度。建立时间tset是这样定义的：从输入的数字量发生突变开始，直到输出电压进入与稳态值相差±1/2LSB范围以内的这段时间，称为建立时间tset，如图所示：图9.2.18DAC的建立时间§10.6.2A/D转换器□A/D转换应用举例：01001101…ADC010111…CCD阵列+ADC010111…

□

A/D转换的基本原理：，其中为n位ADC参考量，则

通常A/D转换位数n越大，误差越小。要实现将连续变化的模拟量变为离散的数字量，需经过四个步骤：采样、保持、量化、编码，一般前两步由采样-保持电路完成，量化和编码由ADC完成。图9.3.1模数转换示意图一、取样定理9.3.3所示。通常取fs=（3~5）fi(max)即可满足要求。图9.3.2对输入模拟信号的取样图9.3.3还原取样信号所用滤波器的频率特性二、量化与编码■

量化将采样－保持电路输出的样值电平归化到与之相接近的离散数字电平。■

量化单位把取样电压表示为某个最小数量单位的整数倍，这个最小数量单位叫量化单位，用△表示，显然，△=1LSB。■编码把量化的结果用代码（可以是二进制，也可以是其他进制）表示出来。■

量化误差将模拟电压信号划分为不同的量化等级时采用的方法不同，其量化误差也不同。图9.3.4划分量化电平的两种不同方法的比较只舍不入有舍有入§9.3.1采样-保持电路图9.3.5采样器及波形图

所谓采样，即将一个时间上连续变化的模拟量转换为时间上离散的模拟量。采样需遵循采样定理。所谓保持，即将样值脉冲的幅度，也就是采样期间的Vi（t）保持下来，直到下次采样。采样—保持的精度及性能极大地影响A/D转换器的精度。通常将采样器和保持电路总称为采样—保持电路。图9.3.6给出了两种采样—保持电路及输出波形图。这两种电路的共同缺点：采样速度比较慢。图9.3.6两种采样-保持电路及输出波形采样保持R1=R2采样－保持改进实用电路：电压跟随器实例：单片集成取样—保持电路LF198。图9.3.7集成采样-保持电路LF198（a）电路结构（b）典型接法课外阅读

A/D转换器的分类：双积分型直接ADC

直接ADC能把输入的模拟电压信号直接转换为输出的数字量而不需要经过中间变量。常用的有并联比较型和反馈比较型两类。一、并联比较型ADC图9.3.8并联比较型ADC电路图表7-3-1图9.3.8电路的代码转换表如何设计代码转换电路？影响并联比较型A/D转换器转换精度的主要因素：*量化电平（△）的划分，这是主要因素；*参考电压VREF的稳定度；*分压电阻相对精度；*电压比较器灵敏度，等等。并联比较型ADC的主要优点：*转换速度快：如8位输出的转换时间可达50ns以下；*含有比较器和寄存器的ADC可不附加采样-保持电路。并联比较型ADC的主要缺点：*需要用很多的电压比较器和触发器：如n位二进制代码转换器中应当有2n-1个电压比较器和2n-1个触发器，电路相当庞大。二、反馈比较型ADC

工作原理：取一个数字量加到DAC上，于是得到一个对应的输出模拟电压。将这个模拟电压和输入的模拟电压信号相比较。若两者不等，则调整所取的数字量，直到两个模拟电压相等为止，最后所取的这个数字量就是所求的转换结果。反馈比较型ADC常采用计数型和逐次渐近型两种方案。（一）计数型反馈比较型ADC图9.3.9计数型ADC电路工作原理图这种电路的优点：电路非常简单。

缺点：转换时间太长。如当输出为n位二进制数码时，最长的转换时间可达（2n-1）倍的时钟信号周期。例

计数型ADC电路分析计算某计数型ADC电路如下图所示。其中，计数器为8位二进制加法计数器，已知时钟CP的频率f=100kHz。1、试问完成一次最长的A/D转换需要多少时间？2、若已知8bitDAC的最高输出电压为9.18V，当VI=5.410V时，电路的输出状态D=Q7Q6…Q0是什么？完成这次转换所需的时间是多少？（二）逐次渐近型反馈比较型ADC图9.3.10逐次渐近型ADC电路工作原理图例：图9.3.113位逐次渐近型ADC的电路原理图逐次渐近型ADC的优点：*转换速度虽比并联比较型ADC低，却比计数型ADC快得多。如n位逐次渐近型ADC完成一次转换所需的时间仅为（n+2）个时钟信号周期的时间。*逐次渐近型ADC的电路规模比并联比较型小得多。*逐次渐近型ADC是目前集成ADC产品中用得最多的一种电路。例

逐次渐近型ADC电路分析计算某逐次渐近型ADC电路原理框图如下图（a）所示。1、试说明逐次渐近型ADC完成一次转换需要多少时间？2、若已知8bitDAC的最高输出电压Vo(max)=9.945V，时钟频率f=100kHz，当V