双锁存器三值双沿触发器设计

双锁存器三值双沿触发器设计

1动态和静态三值双边触发器的设计根据电子商务领域的发展趋势，大规模集成电路（vlasi）的功率每三年增加两次。因此,低功耗设计已成为VLSI电路设计的一个关键问题,尤其是随着对高性能便携式计算和通信系统消费需求的日益增长,这一问题日趋突出。在VLSI电路系统中,包括触发器及时钟网络在内的时钟系统的功耗约占总功耗的20%~45%。因此,降低时钟系统的功耗对于有效降低整个数字系统的总功耗是至关重要的。降低时钟系统功耗的一种方法是降低时钟频率。然而在传统采用单边沿触发器的系统中,降低时钟频率同时也就降低了系统的数据处理率,这不是设计者所希望的。如果采用双边沿触发器,则在保持相同数据吞吐量的情况下,系统的时钟频率就可以降低为采用单边沿触发器系统的一半,由此可以显著降低系统的功耗。传统单边沿触发器只对时钟信号的一个边沿敏感,这样,另一个方向上时钟信号的跳变纯属一种冗余跳变,且导致了大量的能量消耗。这一点对于多值单边沿触发器也是一样的。在二值数字系统中,近年来已发展了多种结构的CMOS双边沿触发器设计[3~7],但对于多值CMOS双边沿触发器的研究尚未见有文献报道。文献采用两个并列的锁存器后接一数据选择器来实现双边沿触发,这一结构较容易推广至多值双边沿触发器的设计中。本文首先在此基础上提出了采用两个三值锁存器的动态和半静态三值双边沿触发器设计。文献[5~7]则是通过在时钟信号的上升沿及下降沿后分别产生的窄脉冲使锁存器瞬时导通完成取样求值来实现双边沿触发,其特点是触发器电路较简单。这种利用有效时钟沿后产生的窄脉冲信号(也称之谓利用时钟信号的竞争所产生的窄脉冲信号)实现一次状态转换的设计思想源于单锁存器单边沿触发器的设计中。文献将这一设计思想应用于三值单边沿D触发器的研究中,使三值触发器的结构大为简化。本文将这一设计思想进一步应用于三值双边沿触发器的设计中,提出了采用单个三值锁存器的动态,半静态和静态三种三值双边沿触发器结构。最后采用TSMC0.25µmCMOS工艺参数,对所提出的三值双边沿触发器给出了HSPICE模拟结果及其功耗比较。2c型三个边缘触发器设计2.1数据选择器的结构分析所提出的采用两个三值锁存器的三值双边沿触发器设计如图1所示,其中图1(a)为动态结构,图1(b)为半静态结构。图1(a)所示电路在结构上与文献中所提出的二值双边沿触发器设计方案相对应。图中用“3”标记的反相器为三值反相器(以下同),其电路如图2所示。图1(a)中前两个传输门和反相器构成两个并列的三值动态锁存器,后两个传输门及一个反相器构成一个二输入数据选择器。在三值逻辑电路中,D和Q均为三值逻辑(0,1,2),而clk1可取二值信号,对应于逻辑值(0,2)。当clk1由低电平上升为高电平时,下面的锁存器为保持状态,其状态值由数据选择器选通至输出,此时上面的锁存器则处于取样阶段。当clk1由高电平下跳为低电平时,上面的锁存器转为保持状态,其状态值由数据选择器选通至输出,下面的锁存器则处于取样阶段。因此,该触发器对时钟信号的两个边沿均敏感,实现了双边沿触发。由于clk1的高电平对应于逻辑值2,因此三值输入信号D经传输门后不会有阈值电压的损失。图1(b)所示的电路在结构上与文献提出的设计相对应,除了采用三值反相器外,图中三个弱反馈pMOS上拉电路中MOS管的阈值电压必须适应三值信号的检测要求。图中与电压VDD相对应的逻辑值为2,mw为一弱pMOS管,标有“-1.5”的MOS管表示该pMOS管的阈值电压需作调整,使该管在反相器输出为逻辑0时导通,在输出为逻辑1和2时截止。为获得不同开启阈值的MOS管,可采用多级离子注入技术来实现。由于传输开关为nMOS管,因此当输入信号D=2时,会造成阈值电压的损失。三个弱反馈pMOS上拉电路的接入一方面可以补偿阈值电压的损失,同时也使相应的三值反相器的输入端处于箝位状态。当输入为逻辑0和1时虽无阈值电压的损耗,此时与图1(a)一样,反相器输入端为悬空态,因此称此结构为半静态结构。该结构中前两个nMOS传输开关、三值反相器及弱反馈pMOS上拉电路构成两个并列的三值半静态锁存器,后两个nMOS传输开关、一个反相器及弱反馈pMOS上拉电路构成一个二输入数据选择器。弱反馈电路采用两个pMOS管串接方式可降低三值反相器的负载电容。这是由于弱MOS管往往采用较长的沟道,采用串接方式后与反相器输出相接的pMOS管可采用常规尺寸。一个完整的三值反相器电路如图2所示,它实际上有两部分电路组成,其中一部分用于检测多值输入信号,另一部分则用于实现对三值信号的整形处理。对三值信号的检测可用图2(a)所示的文字运算电路实现。当x的逻辑输入为(0,1,2)时,文字运算电路的输出0x0和所对应的逻辑值分别为(2,0,0)和(2,2,0)。用文字运算电路的输出信号去控制传输开关传输固定逻辑电平,便可获得具有整形输出的三值反相电路如图2(b)所示,图中VDD、VDD/2和地分别对应于逻辑值2、1、0。为保持CMOS电路静态功耗趋于0的特点,中间电平(1)应有单独的中间电压VDD/2供给,而不应由VDD直接分压产生。图2中用0.5和1.5标注MOS管的不同开启阈值(负值表示pMOS管的开启阈值),以表明它们的阈值的绝对值分别界于逻辑值0、1和1、2之间。2.2弱反馈pmos管为能满足时钟到来时只发生一次状态转换的要求,可以使控制输入信号的传输门在有效时钟沿之后只作短暂的导通,将输入端的数据传输至输出端。有效时钟沿过后,直至下一个有效时钟沿来临之前,锁存器保持锁定状态。这意味着可以利用有效时钟沿来产生两个宽度很窄的正负窄脉冲去控制传输开关,从而实现时钟边沿触发的目的。基于该设计思想,文献分别提出了两种只采用单个锁存器的三值单边沿触发器。本文在此基础上进一步发展了基于单个闩锁的三值双边沿触发器的设计,如图3所示。图3(a)为动态结构,取样信号存贮于三值反相器的输入电容上。图3(b)所示电路当输入为逻辑值2时依靠弱反馈pMOS上拉电路使反相器输入端处于箝位状态,而当输入为逻辑值0和1时反相器输入端仍为悬空态,因而该电路为半静态结构。弱反馈电路设置要求与图1(b)相同。当所采用的电源电压较高时,图3(b)结构中的pMOS传输开关也可省去。图3(c)所示电路采用两个三值反相器构成一反馈回路,因而是一种静态结构,图中标有“*”的三值反相器为一弱型反相器。图4(a)中的4个反相器构成时钟链用于实现时钟信号的延迟[4~10],图4(b)为时钟链中各反相器的输出信号及其所产生的窄脉冲控制信号。从图4(b)可以看出,clk1和相与运算后可获得一个距时钟信号clk1上升沿之后3tp宽的正窄脉冲信号(tp为反相器的延迟时间),和clk3相或运算后可得到一个时钟信号clk1上升沿后3tp宽的负窄脉冲信号。同理和clk3相与运算后也可得到一个时钟信号clk1下降沿后3tp宽的正窄脉冲信号,clk1和相或运算后可获得一个距时钟信号clk1下降沿之后3tp宽的负窄脉冲信号。与运算可通过nMOS管的串接来实现,而或运算则可通过pMOS管的串接来实现,如图3所示。这样,在时钟信号1clk的上升沿及下降沿后均可使图3中输入端的传输开关作短暂导通(约2~3tp的时间),取样和赋值一次完成。之后,对于图3(a)所示电路,状态的保持完全依赖于三值反相器输入电容上存贮的电荷。对于图3(b)当输入为逻辑值2时由于弱反馈电路的导通而使反相器输入端处于箝位状态,0和1状态的保持也完全依赖于三值反相器输入电容上的电荷。对于图3(c)所示电路,当输入端的传输开关截止后,反馈回路的传输开关导通,实现对输出信号的锁存作用。不难看出图3中输入端上半部分传输开关用于实现上边沿取样和赋值,下半部分传输开关则用于实现下边沿触发。因此这些电路实现了单闩锁结构的双边沿三值触发器的功能。图4时钟链及波形3动态结构的试验结果对所设计的电路均已通过计算机模拟。以图3(c)所示的三值双边沿触发器为例,采用TSMC0.25µmCMOS工艺参数及两种不同激励信号的情况下经HSPICE模拟得到其瞬态特性如图5所示,其中图5(a)的时钟频率为25MHz,图5(b)的时钟频率为50MHz。模拟时选取和逻辑值(0,1,2)相对应的电压分别为(0V,1.5V,3V)。如同文献[9~12],所提出电路设计中的MOS管需提供多级阈值,对nMOS需提供两种阈值电压Vtn(.05),Vtn(1.5),对pMOS需提供Vtp(-.05),Vtp(-15.)两种阈值电压。因此模拟时取Vtn(5.0)和Vtp(-.05)为标准阈值电压,而取Vtn1(.5)=1.V5+Vtn(.05),Vtp(-.15)=-15.V+Vtp(-.05),其中电压1.5V刚好对应逻辑值1的电平,其余参数完全相同。模拟时时钟链反相器中的nMOS管宽长W/L选取为4µm/2µm,pMOS管宽长W/L选取为8µm/2µm,三值弱反相器中pMOS和nMOS管的宽长W/L均为0.25µm/0.5µm,双边沿触发器电路中其余pMOS和nMOS管的宽长W/L为0.5µm/0.25µm。计算机模拟结果表明,所设计的电路具有正确的逻辑功能和对时钟上升沿、下降沿均敏感的特性。表1给出了各三值双边沿触发器的MOS管数目及其平均延迟时间。可以看出动态结构具有较快的速度,这一特点与二值双边沿触发器相似。在采用相同工艺参数及图5(a)和5(b)所示两种不同时钟频率及激励的条件下对所提出的三值双边沿触发器的功耗作了模拟比较(不含时钟功耗),分别如图6(a)和图6(b)所示。图中A,B,C,D和E分别代表图1(a),图1(b),图3(a),图3(b)和图3(c)。结合表1与图6可以看出,在双锁存器和单锁存器方案中动态结构的三值双边沿触发器均具有较小的功耗延迟积PDP(PowerDelayProduct)。但动态电路会存在电荷再分配,串扰等不利因素。图7同时示出了在实现相同功能的条件下,采用图3(c)所示的三值双边沿触发器TDETFF(TernaryDoubleEdge-triggeredFlip-flop)与采用文献中所提出的三值单边沿触发器TSETFF(TernarySingleEdge-triggeredFlip-flop)时的功耗比较结果(含时钟链功耗)。可以看出,在产生相同数据输出时,由于采用双边沿触发器的时钟频率可以降为采用单边沿触发器时的一半,因而具有更低的功耗。最后需要指出的是二值、多值双边沿触发器较之同类单边沿触发器均存在下列问题需要考虑:(1)在结构上双边沿触发器往往较之同类单边沿触发器复杂,因此它将占用更多的硅片面积。(2)由于双边沿触发器具有更多的内部节点,激励信号的变化会导致更多内部节点翻转,这会增加额外的功耗,因此它更适用于输入信号转换率较低的场合。(3)并联结构的双边沿触发器与单边沿触发器相比对输入毛刺更为敏感,这也会导致额外的功耗。(4)在具有相同数据处理率的前提下,双边沿触发器的主要优势是可以通过对时钟频率减半来实现降低功耗的目的,但它往往会增加时钟信号的负载,由此需要改进时钟网络的设计,提高缓冲能力,这会额外增加时钟网络的功耗。此外随着时钟频率的提高,在时钟系统中对两个时钟边沿的精确控制也将日趋困难。4值双边触发器本文分别提出了采用两个锁存器和单个锁存器的三值双边沿触发器设计,这些电路包括动态、半静态和静态结构。所提出的设计结构与相应的二值CMOS双边沿触发器具有很好的对应关系并极易推广至基值更高的多值双边沿触发器的设计中。由于三值双边沿触发