全定制版图设计学习

IC设计简介1全定制版图设计介绍2利用Composer‐Schematic进行原理图设计3利用VirtuosoLayoutEditor进行版图编辑4利用Diva/Dracula进行版图验证及参数提取5利用Hspice对设计结果进行后仿真6Contents目录集成电路设计就是根据电路功能和性能的要求，在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下，尽量减小芯片面积，降低设计成本，缩短设计周期以保全全局优化，设计出满足要求的集成电路。其最终的输出是掩模版图，通过制版和工艺流片得到所需的集成电路。IC设计简介1IC的分类

按处理的信号类型分类模拟IC模拟信号是在一定连续时间范围内和一定连续幅度范围内具有确定值的信号，能表达物理系统状态或行为的信息，或简单地说，是随时间变化的物理量，如电压、电流(或电荷值)、压力、温度和电磁波等对模拟信号进行处理的IC称为模拟IC，如运算放大器、A／D和D／A转换器、连续时间滤波器、开关电容滤波器、乘法器、调制器和振荡器等数字IC数字信号是在时间和幅度的某些离散点上有确定值的信号对数字信号进行处理的IC称为数字IC，如控制器、微处理器、ROM和RAM等数-模混合IC由于模拟采样技术和MOS工艺的发展，一个芯片能同时处理数字和模拟两种信号，这种IC称为数-模混合IC数-模混合集成电路的发展，出现了系统级芯片(SOC)，它结合了数字技术和模拟技术，把D／A转换器、微处理器和存储器等集成在单个芯片上。按生产的目的分类

通用集成电路：如微处理器(CPU)芯片、存储器芯片、计算机外围电路芯片等等。这些芯片生产批量大，对电路的性能和芯片的利用率要求高，而对设计的成本、设计周期的要求可以放宽。专用集成电路ASIC(applicationspecificintegratedcircuit):或用户专用IC(customerspecificIC)为某些用户的专门用途而生产的芯片，或者说是除了通用芯片以外的均属于ASIC。其特点与通用IC正相反，并且对EDA(电子设计自动化)工具的要求较高。如半定制、定制特殊电路、PLD和FPGA电路，也包括采用门阵列和标准单元设计并制造的电路。ASSP(applicationspecificstandardproduct)专用的标准产品这类集成电路也是采用ASIC技术设计和制造的，但它是作为标准产品买给多个用户，它被列入制造商的产品目录中。如LAN用电路、图形处理用集成电路、通信用CODEC等按设计风格分类通用集成全定制(full-custom)方式。它主要是基于晶体管级的芯片设计，芯片中的全部器件及互连线的版图都是按照系统要求进行人工设计的，尽量达到密度高、速度快、面积小和功耗低的要求，因此批量生产时经济性好，但是设计开发时间长，设计费用高。只有对于大量生产的通用IC或对性能有特殊要求的电路才适合采用全定制方式。但是最近随着硅编译技术的发展和设计自动化程度的不断提高，EDA工具提供了大量的经过精心设计好的标准化单元，使得全定制设计方法得到越来越广泛的应用。CMOS模拟集成电路的设计也属于这类电路：半定制(semi-custom)方式。通常是指门阵列(gate-array)和标准单元(standard-cell)的设计方法。半定制芯片设计比较容易，用户一般不需要进行最低层的版图设计，初期投资少，从设计到成品所需的时间短。另外，由于半定制设计有规则的结构，故有利于CAD软件设计。其缺点是芯片的面积比较大，芯片利用率低，适合于要求设计成本低、周期短而生产批量小的芯片设计。可编程逻辑器件(programmablelogicdevice，PLD)方式其特点是“可编程”，由IC生产厂家提供已经封装好的芯片，芯片的功能由用户使用EDA工具“写入”其中，编程后的芯片便成为专用集成电路。PLD包括可编程逻辑阵列(PLA)、可编程阵列逻辑(PAL)、通用阵列逻辑(GAL)、可编程门阵列(PGA)和现场可编程门阵列(FPGA)，其中FPGA的发展最活跃，其产品的等效门可达几十万门。PLD进一步缩短了设计周期，降低了设计成本，有的PLD器件允许用户多次“重写”，大大方便了用户，适合于新产品的试制和小批量的生产。其缺点是：由于芯片内部连线较长，速度慢；芯片的利用率较低，集成度相对较低全定制版图设计介绍2全定制版图（full-custom）

所谓全定制设计方法就是利用人机交互图形编辑系统，由版图设计人员设计版图中各个器件及器件间的连线。全定制的特点：

针对每个晶体管进行电路参数优化，以获得最佳的性能（包括速度和功耗）以及最小的芯片面积。基于晶体管级，适合于大批量生产的，要求集成度高、速度快、面积小、功耗低的通用型IC或是ASIC。Full‐custom设计流程电路设计•依据系统功能与指标要求选定电路结构–并行/串行；单端/差分；…•依据结构分配指标，决定各单元的类型与电路形式–放大器类型、电路；比较器类型、电路；…•依据交、直流参数设定元件值–晶体管W/L；电阻阻值；电容容值电路仿真•依据所给定的元件模型来验证所设计的电路的功能和指标•提供电路结构、电路类型、元件参数等修改的依据•仿真结果可用于指导版图设计，如元件的匹配要求，电源线的宽度，输出驱动的设计等•可用于预测工艺偏差、环境参量变化对电路特性的影响•Simulationtool:Hspice，Spectre,ADS,Eldo版图设计•电路设计和电路模拟决定电路的组成和相关参数，但还不能直接送去加工•芯片加工厂需要设计者提供对应于所设计的电路的版图•版图设计将所设计的电路转换成芯片制作所需的图形•Cadencelayouteditor:virtuoso版图验证•由于加工过程中的一些偏差，版图设计需满足工艺厂商提供的设计规则要求，以保证功能正确和一定的成品率–DRC：Designrulecheck•版图设计不得改变电路设计内容，如元件参数和元件间的连接关系，因此要做版图与电路图的一致性检查–LVS：Layoutvs.Schematic•Layoutverifytool:Dracula,Calibre,Assure寄生提取与后仿真•实际的电路具有寄生效应，将会对原电路造成特性上的改变，完整的设计应考虑版图设计后的寄生影响•实际电路仿真的精度取决于寄生模型的准确度–寄生提取LPE：LayoutParasiticExtraction•寄生提取后的网表包含大量的杂散元件，使后仿真时间增加，可采用devicereduction来解决•Layoutparasiticextractiontool:Dracula,CalibreD触发器的原理图及功能要求波形图如下：原理图功能要求波形图

下面以维持阻塞D触发器为例简述全定制版图设计的流程利用Composer‐Schematic进行原理图设计3打开服务器终端，启动cadence•点击Filenewlibrary弹出newlibrary窗口，建立library-命名为20121125hwx一、建立自己的library,cell和viewLibrary 自己将要设计的版图所要存放的库Cell设计的每一模块单元View单元的格式，有schematic,symbol,layout等点击OK后，出现如下界面，说明库已建好。•通常在name框键work，右边选Attachtoanexistingtechfile，我这里没有工艺库，所以选择第一个。•在弹出的窗口中TechnologyLibrary中选择自己的工艺库，我这里在相应窗口写入自己的工艺文件。首先建立一个与非门nand单元，如下所示：•点击Filenewcellview弹出createnewfile窗口•Libraryname:20121125hwx;cellname:nand;tool:选Composer‐Schematic在接下来的窗口中，进行编辑与非门的逻辑电路图•点击Add

instance，出现如下窗口，选择对应的工艺库如：smic18mm库，（我这里没有就选择analogLib库）找到相应的器件如NMO及PMOS，并根据自己的工艺库填写相应参数，如下所示：添加NMOS。用同样的方法，添加PMOS及电源和地。接下来是添加引脚•点击Add

pin，分别命名为a,b,out.注意引脚方向选择。输入选input，输出为output。然后是连线•点击Add

wire（narrow和wide是一样的功能），需要时给相应的连线命名，点击Add

wirename。然后是保存并检查错误•点击design->saveandcheck或者如下所示的图标，如没有错误，在ciw窗口中会出现如下信息。接着生成相应的symbol。•点击design->createsymbol->cellviewfromcellview,如下所示，点击OK.•在接下来的窗口中，进行引脚分配。通常默认就好。点击OK。•点击OK后生成如下图形。在此，我们把它编辑成惯用的图像符号。点击Add->shape。然后选择相应编辑形状命令，对图像进行修改并添加命名。图像修改后如下所示，用同样的方法进行设计三输入与非门nand3，得到如下结果：nand3nand接着建立一个D触发器的dcfq单元，如下所示：•点击Filenewcellview弹出createnewfile窗口•Libraryname:20121125hwx;cellname:dcfq;tool:选Composer‐Schematic在接下来的窗口中，进行编辑D触发器的逻辑电路图•点击Add

instance，出现如下窗口，选择我们自己的库，20121125hwx，把刚才封装好的nand和nand3symbol添加进来最后用同样的方法，添加引脚和连线，相应的引线命名如下所示，得到如下电路图电路图编辑好并检查无错误以后，我们需要对它进行功能仿真，如不符合要求，则需要修改电路图。这时需要导出电路网表。•如下所示，点击file

export->CDL，出现如下窗口，选择我们自己的库，20121125hwx，单元选择dcfq，输出文件名为dcfq.sp。保存路径为：/home/icer/2012dcfqtest(事先建立好的文件夹)•最后在建立好的文件夹中会出现如下文件-dcfq.sp。•点击OK后会弹出如下窗口（如有错误会显示），表示成功导出。接下来利用Hspice对网表进行功能仿真。•在仿真前，需要根据仿真参数库文件进行相应的修改。在这里我的参数文件为hua05.sp，只需把网表中的vdd！，gnd！改为vdd和gnd，并把PM和NM改为PMOS和NMOS.然后加上相应的激励信号即可！原始电路网表修改后的电路网表E:\学习\研一资料\课件\集成电路\作业\dcfq.spE:\学习\研一资料\课件\集成电路\作业\DCF.sp在Hspice中打开修改后的网表，注意hua05.sp需要放在和网表相同的文件夹中。启动Hspice，点击open，找到网表所在路径，选中DCF.sp。打开，然后点击simulate即可。如下所示：Hspice仿真结束后，点击waveview，就能看到仿真结果，如下所示：D触发器功能仿真结果功能仿真结束后，如波形满足要求，则可以进行版图编辑。VirtuosoLayoutEditor－版图编辑大师Cadence最精华的部分在哪里VirtuosoLayoutEditor界面漂亮友好功能强大完备操作方便高效利用VirtuosoLayoutEditor进行版图编辑4工艺文件（technologyfile)技术文件包含了设计必需的很多信息，对设计，尤其是版图设计很重要。它包含层的定义，符号化器件定义，几何、物理、电学设计规则，以及一些针对特定Cadence工具的规则定义，如自动布局布线的规则，版图转换成GDSII时所使用层号的定义。显示文件（display.drf）CadenceLayouteditor颜色图样设定档virtuoso-le版图设计的重要文件（1）版图（Layout）版图是集成电路设计的最后阶段产物，它将被直接交给芯片制造厂作为指导产电路的图案。版图中矩形的构形决定了电路的拓扑结构和元件的特征。生产过程中所需的掩模板上的图形来自版图。掩膜图掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。virtuoso-le版图设计的相关概念（2）

设计规则是如何向电路设计及版图设计工程师精确说明工艺线的加工能力，就是设计规则描述的内容。包括几何设计规则、电学设计规则、布线规则。

不同的工艺，就有不同的设计规则。virtuoso-le版图设计的相关概念（2）设计规则版图几何设计规则（3）版图设计规则：是指为了保证电路的功能和一定的成品率而提出的一组最小尺寸，如最小线宽、最小可开孔、线条之间的最小间距、最小套刻间距等。设计规则反映了性能和成品率之间可能的最好的折衷。规则越保守，能工作的电路就越多(即成品率越高)；然而，规则越富有进取性，则电路性能改进的可能性也越大，这种改进可能是以牺牲成品率为代价的。描述几何设计规则的方法：微米规则和λ规则。微米规则：用微米表示版图规则中诸如最小特征尺寸和最小允许间隔的绝对尺寸。λ规则：用单一参数λ表示版图规则，所有的几何尺寸都与λ成线型比例层次（4）

把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。下面以某种N阱的硅栅工艺为例分别介绍层次的概念.NWELL硅栅的层次标示：层次表示含义标示图NWELLN阱层LocosN+或P+有源区层Poly多晶硅层Contact接触孔层Metal金属层Pad焊盘钝化层编号描述尺寸(μm)目的与作用1.1N阱最小宽度2.40保证光刻精度和器件尺寸1.2N阱最小间距4.0防止不同电位阱间干扰1.3N阱内N阱覆盖P+2.0保证N阱四周的场注N区环的尺寸1.4N阱到N阱外N+距离2.10减少闩锁效应N阱设计规则（以0.5um的工艺技术为基础）闩锁效应:是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。编号描述尺寸目的与作用2.1P+、N+有源区宽度0.8保证器件尺寸，减少窄沟道效应2.2P+、N+有源区间距0.8减少寄生效应P+、N+有源区设计规则编号描述尺寸

目的与作用3.1多晶硅最小宽度0.5保证多晶硅线的必要电导3.2多晶硅间距0.8防止多晶硅联条3.3与有源区最小外间距0.4保证沟道区尺寸3.4多晶硅伸出有源区0.6保证栅长及源、漏区的截断3.5与有源区最小内间距0.7保证电流在整个栅宽范围内均匀流动Poly层的设计规则编号描述尺寸目的与作用4.1接触孔大小0.6x0.6保证与铝布线的良好接触4.2接触孔间距0.8保证良好接触4.3多晶硅覆盖孔0.4防止漏电和短路4.4有源区覆盖孔0.4防止PN结漏电和短路4.5有源区孔到栅距离0.8防止源、漏区与栅短路4.6多晶硅孔到有源区距离0.6防止源、漏区与栅短路4.7金属覆盖孔0.4保证接触，防止断条Contact层的设计规则编号描述尺寸目的与作用5.1金属宽度1/2/31.0/1.2/1.3保证铝线的良好电导5.2金属间距1/2/30.9/1.2/1.3防止铝条短路Metal层的设计规则编号描述尺寸目的与作用6.1最小焊盘大小90封装、邦定需要6.2最小焊盘边间距55防止信号之间串扰6.3最小金属覆盖焊盘1/210/10保证良好接触6.4焊盘外到有源区最小距离25.0提高可靠性需要Pad层的设计规则电学设计规则（5）电学设计规则给出的是由具体的工艺参数抽象出的电学参数，是电路与系统设计模拟的依据。不同的工艺线和工艺流程，电学参数有所不同。描述内容：晶体管模型参数、各层薄层电阻、层与层间的电容等。几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。布线规则（6）电源线和地线应尽可能用金属线走线；多采用梳状结构，避免交叉。禁止在一条金属走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。压焊点离芯片内部图形的距离不应少于20µm。布线层选择，尽可能降低寄生效应。virtuoso-le版图设计的操作界面（7）virtuoso-le界面上的lsv相关操作层说明（8）层次名称 说明Nwell N阱island（Active）

有源区Pplus/nplus P/n型注入掩膜pdiff/ndiff

p/N型重掺杂，用于形成欧姆接触Contact

引线孔，连接金属与多晶硅/有源区Metal1

第一层金属，用于水平布线，如电源和地Via

通孔，连接metal1和metal2Metal2第二层金属，用于垂直布线，如信号源的I/O口Text

标签Poly

多晶硅，做mos的栅LayoutEditor菜单（1）（9）Abstract用于版图抽取，DraculaInteractive用于Dracula工具进行DRC等Verify菜单下的DRC等是用于Diva工具的。LayoutEditor菜单（2）（10）Virtuoso下的快捷键的使用（1）（11）Ctrl＋A全选Shift＋BReturn，升到上一级视图Ctrl＋C中断某个命令，一般用ESC代替。Shift＋C裁切（chop）。C复制，复制某个图形Ctrl＋D取消选择。亦可点击空白处实现。Ctrl＋F显示上层等级Shift＋F显示所有等级Ffit，显示你画的所有图形K标尺工具Shift＋K清除所有标尺L标签工具M移动工具Shift＋M合并工具，MergeN斜45对角＋正交。Shift＋O旋转工具。RotateO插入接触孔。Ctrl＋P插入引脚。PinShift＋P多边形工具。PolygonP插入Path（路径）Q图形对象属性（选中一个图形先）R矩形工具。绘制矩形图形S拉伸工具。可以拉伸一个边，也可以选择要拉伸的组一起拉伸U撤销。Undo。Shift＋U重复。Redo。撤销后反悔Virtuoso下的快捷键的使用（2）（12）V关联attach。将一个子图形（child）关联到一个父图形（parent）后，若移动parent，child也跟着移动；移动child，parent不会移动。Ctrl＋W关闭窗口。Shift＋W下一个视图。W前一个视图。Y区域复制Yank。和copy有区别，copy只能复制完整图形对象。Shift＋Y黏贴Paste。配合Yank使用。Ctrl＋Z视图放大两倍（也可点住鼠标右键拖动）Shift＋Z视图缩小两倍Z视图放大ESC键撤销功能Tab键平移视图Pan。按Tab，用鼠标点击视图区中某点，视图就会移至以该点为中心。Delete键删除BackSpace键撤销上一点。这就不用因为Path一点画错而删除重画。可以撤销上一点。Enter键确定一个图形最后一点。也可以双击鼠标左键。Ctrl＋方向键移动Cell。Shift＋方向键移动鼠标。方向键移动视图。认识了virtuoso-le的操作界面及相关操作命令后，我们就可以进行版图编辑了。为了简单起见，我以反相器的设计为例来演示具体的操作步骤。PMOSN-wellP+(pplus)Island(Active)PolyMetal1ContactPdiffNMOSN+(nplus)Island(Active)PolyMetal1ContactNdiff反相器的版图设计（13）首先建立一个反相器inv单元，如下所示：•点击Filenewcellview弹出createnewfile窗口•Libraryname:20121125hwx;cellname:inv;tool:选virtuoso，点击ok后，出现右边界面。1画N-well，通常根据设计规则，先在草稿纸上画好版图的大致图案，包括尺寸和布局。也可以先画好，然后再设计规则进行调节。总之就是尽量保证满足规则并且面积尽可能小。2PMOS和NMOS的active区，也包括制作衬底接触的active3形成poly-si和栅氧化层4形成NMOS的源漏的掺杂，也包括制作PMOS衬底接触的掺杂5形成PMOS的源漏的掺杂，也包括制作NMOS衬底接触的掺杂6形成contact孔以及欧姆接触的重掺杂7形成金属层8金属层标注，到此，反相器inv的版图设计基本完成。认识了virtuoso-le版图编辑的基本过程后，我们就可以进行D触发器的版图设计了，在此可以有两种不同的设计方法。1：是像画反相器的过程一样，根据版图设计规则，先把D触发器的基本布局规划好，然后按步骤画完。用这种方法必须把版图详细规划好，包括布局布线，不然后面布线被动，不规则，容易出错，修改也比较麻烦。而且影响版图的美观。但是如果规划好的话，一旦设计好，将是比较理想的，包括面积及美观。2：是模块化设计法，（或者如果有工艺库，库里提供了标准的逻辑门，那么可以说成是半定制的），因为我没有工艺库，所以我可以像画反相器一样，先把与非门nand和三输入与非门nand3的版图画好，然后用元件调用的形式，把元件调出，然后连线即可。这种方法比较直观，容易理解，而且不容易出错，但是版图面积通常较大。D触发器的版图设计（14）1

我首先尝试的是第二种方法，像画反相器一样，先把与非门nand和三输入与非门nand3的版图画好。版图结果如下：nand3nand2

把与非门nand和三输入与非门nand3的版图画好后。建立D触发器dcfq的layout单元，然后在菜单栏中点击Add->instance，把nand和nand3添加进来，然后连线，结果如下：dcfqlayout3

完成D触发器的模块化设计后，考虑到布局不太好，面积较大，于是我尝试用第一种方法，面积是明显减小了，但是还是不是很好，布线没布好，考虑的不周全，毕竟是初学者，看来还有好多东西需要挖掘。结果如下：dcfqlayout利用Diva/Dracula进行版图验证及参数提取5版图验证工具－Diva版图验证工具－Dracula版图验证的必要性？确保版图绘制满足设计规则（最好在版图编辑过程中及时的检查，以确保各个模块的正确性，减少最后的修改）确保版图与实际电路图一致确保版图没有违反电气规则可供参数提取以便进行后模拟Cadence版图验证工具（1）Diva

Diva是Cadence的版图编辑大师Virtuoso集成的交互式版图验证工具，具有使用方便、操作快捷的特点，非常适合中小规模单元的版图验证。

Dracula

Dracula（吸血鬼）是Cadence的一个独立的版图验证工具，按批处理方式工作，功能十分强大，目前是完整芯片验证的标准。版图验证工具－DIVA（2）

Diva－DesignInteractiveVerificationAutomation

DIVA是Cadence软件中的验证工具集，用它可以找出并纠正设计中的错误.它除了可以处理物理版图和准备好的电气数据，从而进行版图和线路图的对查（LVS）外。还可以在设计的初期就进行版图检查，尽早发现错误并互动地把错误显示出来，有利于及时发现错误所在，易于纠正。Remark:Diva中各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行LVS就先要执行DRC。运行Diva之前，要准备好规则验证文件，这些文件有默认名称：做DRC时的文件应以divaDRC.rul命名，版图提取文件以divaEXT.rul命名。做LVS时规则文件应以divaLVS.rul命名。版图验证工具－DIVA（3）

Diva工具集组成:1.设计规则检查（iDRC）2.版图寄生参数提取（iLPE）3.寄生电阻提取（iPRE）4.电气规则检查（iERC）5.版图与电路图一致比较（iLVS）版图验证工具－DIVA（4）DRC:对IC版图做几何空间检查，以确保线路能够被特定加工工艺实现。ERC:检查电源、地的短路，悬空器件和节点等电气特性。LVS:将版图与电路原理图做对比，以检查电路的连接，

与MOS的长宽值是否匹配。LPE:从版图数据库提取电气参数（如MOS的W、L值BJT、二极管的面积，周长，结点寄生电容等）并以Hspice网表方式表示电路。版图验证工具－DIVA（5）DRC界面版图验证工具－DIVA（6）Extractor功能提取器件和互联信息用于ERC或LVS提取网表提取有寄生参数的版图网表用于模拟提取层次FlatHierarchicalMicro版图验证工具－DIVA（7）Extractor界面版图验证工具－DIVA（8）LVS

界面版图验证工具－DIVA（9）LVSCheck版图验证工具－DIVA（10）版图验证工具－Dracula（11）Dracula（吸血鬼）是Cadence的一个独立的版图验证工具，它采用批处理的工作方式。Dracula功能强大，目前被认为布局验证的标准。特别是对整个芯片版图的最后验证，一定要交由Dracula处理。BasicsofDraculaVerification版图验证与工艺相关-需要工艺信息数据库版图验证输入-版图数据(GDSII格式);网表信息(用于LVS);工艺相关信息验证方式-IncrementalVSFullchipHierarchicalVSFlattenOnlineVSofflineDracula主要功能:

1．设计规则检查－DRC（DesignRuleCheck）2．电气规则检查－ERC（ElectricalRuleCheck）3.版图&原理图一致性检查-LVS(LayoutVersusSchematic)4．版图参数提取－LPE(LayoutParameterExtraction）5．寄生电阻提取－PRE(ParasiticResitenceExtraction)版图验证工具－Dracula（12）版图－>GDSII格式转换

WHY：Dracula处理对象是GDSII文件操作步骤：执行：CIW－>File－>Export>Stream…弹出如下窗口：版图验证工具－Dracula（13）点击ok后，会出现如下界面，表示成功导出，如有错误会有提示。版图验证工具－Dracula（14）DraculaDRC验证步骤：把版图的GDII文件导出到含有DRC规则文件的目录（rundirectory）下；更改DRC