教授数字逻辑电路

第一章逻辑代数根底主要内容：数制、码制的根本概念；逻辑代数的根本公式和常用公式；逻辑代数的根本定律；逻辑代数的各种表示方法及相互转换；逻辑函数的化简方法；约束项、任意项、无关项的概念以及无关项在化简逻辑函数中的应用。重要概念：“最小项〞；“任何一个逻辑函数式都可以化为最小项之和形式〞——标准形式其中，逻辑代数是分析和设计数字电路时使用的主要数学工具。考试要求：熟悉常用的数制、码制。在复习逻辑代数根本公式、常用公式和重要定理的根底上，熟悉逻辑函数的几种表示方法及其相互转换，掌握用公式、卡诺图进行逻辑函数的化简。考试重点：逻辑函数的表示及化简。考试难点：逻辑函数的化简。考试题型：⑴数制、码制的根本概念。⑵逻辑函数表示方法之间的转换。如逻辑图、写出逻辑式等。(3)逻辑函数的化简。第一章逻辑代数根底真值表逻辑式逻辑图ABC&1Y1&&≥1逻辑代数的三种表示方法及相互转换逻辑代数的化简——用逻辑代数公式或用卡诺图ABC000111100100001011AB?AC?无关项〔约束项、任意项〕概念及其在化简逻辑函数中的应用最小项——在n变量逻辑函数中，假设乘积项m包含所有n个变量，而且在m中每个变量只能以原变量或反变量的形式出现一次，且仅出现一次。那么称m为该组变量的最小项。例如：n变量有2n个最小项。如3变量有23=8个最小项。2变量A、B：AB、AB、AB、AB3变量A、B、C：ABC、ABC、ABC、ABC、ABC、ABC、ABC、ABC3变量中使每个最小项为1的变量取值按二进制数码从小到大排列：000、001、010、011、100、101、110、111，对应十进制数依次为0～7，依次将最小项记作m0～m7。如m4表示ABC。任一个逻辑函数化为最小项之和的标准形式——如：第二章门电路本章主要讨论门电路的外特性，是全书对电路进行分析的根底。因为无论集成电路的内部多么复杂，只要它们和本章所讲的门电路具有相同的输入、输出电路结构，那么这里对输入、输出特性的分析对它们也同样适用。重点内容：1、半导体二极管和三极管〔包括双极型和MOS型〕开关状态下的等效电路和外特性；2、TTL门电路的外特性及其应用；3、CMOS电路的外特性及其应用。要了解TTL电路和CMOS电路的输入、输出电路结构及其工作原理，才能正确理解和运用这些外特性。难点：TTL电路的外特性。尤其是采用多发射极结构时。关键要弄清输入为高/低电平时输入电流的实际方向和数值的近似计算。考试要求：理解TTL门电路和CMOS门电路的工作原理，掌握它们的逻辑功能和电气特性，特别是输入、输出特性。考试重点：TTL门电路和CMOS门电路的外部特性〔逻辑功能和电气特性〕。考试难点：门电路的电气特性。考试题型：⑴三极管开关状态〔饱和、截止〕的计算。⑵门电路状态判断或计算。如对门电路不同的输入，求其输出等，此类题常常涉及到门电路的内部结构。⑶与门电路输入、输出特性有关的计算。如扇出系数的计算；上拉电阻计算等。(4)特殊门电路如三态门、OC门的特点。第二章门电路题2.1题2.1题2.3题2.4111

1GMG1G2GN题2.5&&&

&GMG1G2GN题2.6≥1≥1≥1

≥1GMG1G2GN题2.7&&&G1

&G2

&G3

&VCC=5VRLG4G5G6上拉电阻RC的阻值范围?

题2.10电路如以下图，与非门是74系列的TTL电路，万用电表使用5V量程，内阻为20k/V。求电表在端测得的电压。这时相当于vI2端经过一个100k的电阻接地，为高电平。假定与非门输入端多发射极三极管每个发射结的导通压降均为0.7V，那么有(1)vI1悬空，vI2=1.4V(2)vI1接低电平0.2V，vI2=0.2V(3)vI1接高电平3.2V，vI2=1.4V(4)vI1经51

电阻接地，vI2=0V(5)vI1经10k

电阻接地，vI2=1.4VR2R1R4R3T1T2T4T5D2D3Y4k

VCC1.6k

1k

130VB1D1AB电路如图，G1是TTL三态输出与非门，G2是CT74系列TTL与非门，电压表的量程为5V，内阻为100k。问：在以下2种情况下电压表的读数以及G2的输出电压vO各为多少？〔1〕vA=0.3V，开关S闭合；〔2〕vA=3.6V，开关S闭合。〔1〕电压表读数为0.3V，G2的输出电压vO为3.6V；〔2〕电压表读数为1.4V，G2的输出电压vO为0.3V。第三章组合逻辑电路考试要求：理解组合逻辑电路的共同特点，熟悉组合逻辑电路一般的分析方法和设计方法，掌握常用的各种中规模集成的组合逻辑电路〔译码器、数据选择器、加法器等〕的工作原理和使用方法。考试重点：组合逻辑电路的分析方法和设计方法，尤其是使用中规模集成电路设计组合逻辑电路。考试难点：组合逻辑电路的设计。考试题型：⑴组合逻辑电路〔一般以逻辑图形式给出〕，分析其功能。⑵功能〔一般以文字描述给出〕，用小规模集成电路〔门电路〕或用中规模集成电路〔译码器、数据选择器等〕设计电路来实现。1.用与非门和反相器设计一个半加器。输入为A、B，输出为S、C。(1)列出真值表1011010101100000CSBA(2)写出逻辑式(3)化简或变换逻辑式(4)画出逻辑图2.用双4选1数据选择器74LS153和门电路组成的组合逻辑电路如以下图，试写出S、CO的函数式，填写逻辑状态表，并分析其逻辑功能。双4选1数据选择器的状态表如下表。

功能：1位二进制数全减器

1111100011001010100110110110101110000000COSCIBA3.设计一个代码转换电路，将BCD代码的8421码转成余3码。以8421码为输入、余3码为输出，列出代码转换电路的真值表。00111001110100010101111010010110000110101110001001101100101001000010100011000000Y0Y1Y2Y3ABCD输出输入74LS283A0A3A1B2A2B1B3B0DCBAY3COY2Y1Y00011CI4.用2线﹣4线译码器产生以下逻辑函数。参考74LS139的逻辑式结论：n线-2n

线译码器，其输出以原函数（mi）或反函数（）的形式给出了n变量全部的最小项。加上或门或者与非门，可以获得任何形式的输入变量不大于n的组合逻辑函数。得：原理图&&74LS13974LS138S1A2A1A01ABC

Y5.用74LS138实现以下状态表6.用74LS153实现上面的状态表令A1=A、A0=B，与式子Y1对照，得D10=D11=0、D12=C、D13=1。用具有n位地址的数据选择器，可产生任何一种输入变量数不大于n+1的组合逻辑函数。设计时可以采用函数式比较法。控制端作为输入端，数据输入端可以综合为一个输入端。考试要求：在了解触发器的各种电路结构〔根本、同步、主从、边沿〕的根底上，掌握触发器由于电路结构不同而带来的不同的动作特点；熟练掌握各种触发器的逻辑功能及其表示形式〔特性表、特性方程或状态转换图〕。考试重点：触发器的逻辑功能。特别注意：触发器的逻辑功能与其动作特点有关，而动作特点是由其电路结构形式所决定的。

考试难点：触发器的动作特点与其电路结构形式的关系。

考试题型：对单个触发器组成的简单电路，输入，求输出。第四章触发器

CPKJQ同J保持翻转例1：画出JK触发器Q的输出波形。设Q初态为0。JK说明0000011111保持状态同J翻转JKSDRDQQCCPDQ例2：画出D触发器的输出波形。设Q初态为0。RDSDDCQ例3.逻辑电路图及C、A、B波形，试画出输出Q的波形〔设Q的初始状态为“0〞〕。CABQ

逻辑式：D=A+BQCBA例4：逻辑电路图及A、B、C的波形如下图，试画出Q的波形〔设Q的初始状态为“0〞〕。〔设Q的初始状态为“0〞〕例5：设触发器输出Q0、Q1的初始状态为“0〞例6：例7：画出Q0和Q1的波形。设触发器输出Q0、Q1的初始状态为“0〞1234tOtOtO5678两触发器都是在CP的下降沿动作第5章时序逻辑电路

考试要求：理解时序逻辑电路在电路结构和逻辑功能上的共同特点，掌握时序电路一般的分析方法和设计方法，掌握常用时序逻辑电路〔存放器、计数器等〕的工作原理和使用方法。考试重点：时序逻辑电路的分析和设计。

考试难点：时序逻辑电路的设计。

考试题型：⑴时序逻辑电路〔多为逻辑图〕，分析其功能。常见的有计数器电路等。⑵设计时序逻辑电路。常见的有计数器电路设计〔用触发器或已有的计数器产品〕、序列信号发生器设计等。例：列出下面由触发器组成的电路的逻辑状态表，并说明其逻辑功能〔设Q0、Q1的初始状态均为“0〞〕。Q0和Q1的原状态相同时，Q1的次态为“0〞；Q0和Q1的原状态相异时，Q1的次态为“1〞。〔异或关系〕该电路为四进制加法计数器。

例：由二﹣五﹣十进制异步计数器74LS290组成的计数器电路分别如以下图〔a〕、〔b〕所示，试分析两个电路图各构成多少进制的计数器。74LS290的功能见下表。提示：74LS290可构成两种码制的十进制计数器。外部时钟送到CP0，Q0接CP1，那么Q3Q2Q1Q0输出0000～1001的8421BCD码；假设外部时钟送给CP1，Q3接CP0，那么Q0Q3Q2Q1输出0000～1100的5421BCD码。〔a〕计数到“6〔0110〕〞时立即回“0〞〔异步置零！〕——6进制计数器（b）〔b〕计数到“9〔1100〕〞时立即回“0〞〔异步置零！〕——9进制计数器（c）图〔c〕构成多少进制的计数器？提示：此题采用置数〔“9〞〕方法，74290是异步置“9〞。个位片每次计到10个数时，Q3Q2Q1Q0由1001→0000，其中Q3从1→0刚好可提供给十位片作时钟。计数到“73〞即个位片=0111、十位片=0011时，两片的R01=R02=1，使两片74LS290异步清零，返回“0〞。从0～72循环是73进制。例：由74LS161构成的计数器电路如以下图所示，试分析：M=1时，电路为几进制的计数器？74LS161的功能见下表。M=1时，计数到1110〔“14〞〕时产生有效置数信号，下一个CP来到时，置0000〔“0〞〕，同步置数！——15进制计数器思考：M=0时，电路又构成几进制的计数器？M=1时，计数到1100〔“12〞〕时产生有效置数信号，下一个CP来到时，置0010〔“2〞〕，同步置数！——11进制计数器M=0时，计数到1100〔“12〞〕时产生有效置数信号，下一个CP来到时，置0100〔“4〞〕，同步置数！——9进制计数器第6章脉冲波形的产生和整形

考试要求：在理解施密特触发器、单稳态触发器、多谐振荡器工作特点的根底上；掌握它们的应用。掌握用555定时器构成施密特触发器、单稳态触发器、多谐振荡器的方法和计算。考试重点：施密特触发器、单稳态触发器、多谐振荡器的特点和应用，555定时器的应用。

考试难点：施密特触发器、单稳态触发器、多谐振荡器的工作过程分析及相关计算式的推导。

考试题型：⑴典型电路〔与教材中的相同〕，进行有关计算。如计算施密特触发器的VT+、VT-、△VT；计算单稳态触发器输出脉冲的宽度；计算多谐振荡器的频率。⑵电路〔在典型电路的根底上作改动或由集成件连接构成〕，分析其工作过程，常要求画输入、输出波形。⑶555定时器的应用。例：555定时器的内部电路结构如以下图〔a〕所示，〔1〕假设用555定时器构成的施密特触发器电路如以下图〔b〕所示，VCC=12V，求施密特触发器的正向阈值电压VT+、负向阈值电压VT–，回差电压△VT；〔2〕假设用555定时器构成的施密特触发器电路如以下图〔c〕所示，VCC=12V，VCO=5V，再求VT+、VT–、△VT。（a）（b）（c）思考：假设用图〔b〕所示的电路作脉冲鉴幅，要求能把VI中幅度大于5V的脉冲信号都检测出来，如图〔d〕所示，问：电源电压VCC应为多少伏？（d）延迟时间等于从S断开瞬间到电阻R上的电压降至的时间，即例：开机延时电路如下图。假设VCC=+12V，R=91k，C=25F，试计算常闭开关S断开以后经过多长的延时时间vO才跳变为高电平。例：555定时器的内部电路结构如以下图〔a〕所示，用555定时器构成的多谐振荡器电路如以下图〔b〕所示，〔1〕定性画出uC和vO的波形；〔2〕假设VCC=+9V，R1=15k，R2=10k，C=0.05F，输出电压的频率f、占空比q各等于多少？（a）（b）uCuCOttOvOT1T2T电容C充电时间T1：电容C放电时间T2：周期：频率：输出脉冲的占空比为：思考：假设要降低电路振荡频率，问：可采用下面列举的哪些方法？①加大R1的阻值；②加大R2的阻值；③减小C的容量；④降低电源电压VCC；⑤除去VCO端〔第5脚〕0.01F的电容，而在该端接低于2VCC/3的电压。

+VCC

4

8

7

6

2

1

3

0.01mF

5

v

O

R1

R2

C

RP

第7章半导体存储器

考试要求：了解各种类型半导体存储器的电路结构，熟悉半导体存储器的种类及其性能上的不同特点，理解半导体存储器的工作原理。掌握半导体存储器容量的扩展方法及用存储器设计组合逻辑电路。

考试重点：半导体存储器的种类及其特点、容量的扩展、在设计组合逻辑电路上的应用。

考试难点：半导体存储器容量的扩展，以及用它设计组合逻辑电路。

考试题型：⑴有关半导体存储器的概念题，如半导体存储器哪些种类等。⑵用假设干片存储器按要求进行容量扩展。⑶用存储器实现组合逻辑函数的分析题、设计题。ROM〔Read﹣OnlyMemory〕在正常工作状态下只能从中读取数据，不能快速地随时修改或重新写入数据。优点：电路结构简单且断电后数据不会丧失。缺点：只适用于存储固定数据的场合。根据存储单元电路结构和工作原理的不同，ROM又分为掩模ROM、可编程ROM〔PROM〕、可擦除的可编程ROM〔EPROM〕、电擦除的可编程ROM〔E2PROM〕、快闪存储器〔FlashMemory〕。掩模ROM中的数据在制作时已经确定，无法更改。PROM中的数据可由用户根据自己的需要写入，但一经写入就不能再修改。EPROM中的数据可由用户根据自己的需要写入，且还能擦除重写，故使用起来更灵活。RAM〔RandomAccessMemory〕在正常工作状态下就可以随时向存储器里写入数据或从中读出数据。根据所采用的存储单元工作原理的不同，又将RAM分为静态存储器〔StaticRandomAccessMemory，简称SRAM〕和动态存储器〔DynamicRandomAccessMemory，简称DRAM〕。DRAM结构简单、故集成度高，但存取速度没有SRAM快。例：下图是一个4×4位ROM的内部结构图，试将各个地址所存储的数据填入下表中，设。

译码器输出的是最小项，高电平有效，相当于“与门〞电路；存储矩阵是“或门〞电路，有“1〞出“1〞。所以，字线与位线交叉点处接有二极管相当于存储“1〞，未接二极管相当于存储“0〞。例：以下图是一个4×4位ROM的内部结构图，试将各个地址所存储的数据填入下表中。地址译码器+VCCA1A0A1A001AA01AA01AAD3D2D1D0地址译码器010111100101110010011000D0D1D2D3A0A1数据地址译码器输出的是最大项，低电平有效，相当于“或门〞电路；存储矩阵是“与门〞电路，有“0〞出“0〞。所以，字线与位线交叉点处接有二极管相当于存储“0〞，未接二极管相当于存储“1〞。例：ROM存储矩阵的点阵图如以下图所示，将其地址输入A3、A2、A1、A0分别作为4个输入变量A、B、C、D，将其数据输出D3、D2、D1、D0分别作为4个输出变量Y1、Y2、Y3、Y4，试写出输出与输入间的逻辑关系式，并化为最简与–或形式。

DCBDCBAW0W1W2W3W4W5W6W7m0m1m2m3m4m5m6m7D3D2A译码器DCBADCBACDBADCBADCBADBCABCDACBAW8W9m8m9D1D0A0A1A3A2W10W11W12W13m11m12m13DCBDCBAW8W9m8m9D1D0A0A1A3A2W10W11W12Wm11m12m13DCBACDBADCABDCABDABCABCDW14W15m14m15m10Y1Y2Y3Y4改变存储器中存储的数据，就可以改变输出与输入的函数关系式。00011111101001110000101110000011010011010000010111001001001000010100111001010110100010100010001010011100000001001110100010010000Y4Y3Y2Y1DCBA例：组成的RAM容量扩展电路如以下图所示。〔1〕该电路采用何种容量扩展方式？〔2〕确定该电路的存储容量，并写出其地址范围。〔1〕每片RAM为2568，扩展后数据线8根、地址线10根，属于字扩展〔2〕2108位，即1K8；0000000000B～1111111111B，或000H～3FFH如果将存储容量扩展为2K

16，又需要用多少片RAM256

8？

题7.5试用16片2114〔10244位的RAM〕和3线—8线译码器74LS138接成一个8k8位的RAM。字位都不够，需同时采用字扩展和位扩展；先将两片2114进行位扩展，扩成10248位〔1k8位〕，再将8个1k8位进行字扩展，扩成8k8位。第8章可编程逻辑器件

考试要求：了解可编程逻辑器件〔PLD〕的开展过程，理解各种PLD在电路结构和性能上的特点，以及它们都能用来实现哪些逻辑功能、适用在哪些场合。掌握用PLD构成的较简单数字电路的分析、设计。考试重点：PAL、GAL的电路结构和性能特点，以及用它们编程来实现逻辑功能的分析和设计。

考试难点：PLD编程设计。

考试题型：⑴有关PLD的概念题。如PLD有哪些种类等。⑵分析题。用PLD构成的电路，分析其功能。⑶编程题。通过对PLD编程，实现指定的逻辑功能。PLD：可编程逻辑器件〔ProgrammableLogicDevice〕PAL：可编程阵列逻辑——用于小批量定型产品中的中规模逻辑电路。GAL：通用阵列逻辑——用于产品研制过程中需要不断修改的中、小规模逻辑电路。EPLD：可擦除的可编程逻辑器件——用于少量的定型产品中需要的规模较大的逻辑电路。FPGA：现场可编程门阵列——用于少量的定型产品中需要的规模较大的逻辑电路。ISP－PLD：在系统可编程逻辑器件——用于需要经常改变其逻辑功能的规模较大的逻辑电路，或要求能以遥控方式改变其逻辑功能的逻辑电路。FPAL：现场可编程阵列逻辑，早期产品。例：现场可编程逻辑阵列FPLA实现的组合逻辑电路如下图所示，，试写出Y3、Y2、Y1、Y0的逻辑表达式。若，则Y3、Y2、Y1、Y0为什么状态？例：用PAL设计一个数值判别电路。要求判别4位二进制数DCBA的大小属于0～5、6～10、11～15的哪一个区间之内。解：以Y0=1表示DCBA的数值在0～5之间；以Y1=1表示DCBA的数值在6～10之间；以Y2=1表示DCBA的数值在11～15之间，那么得到函数真值表如右。AY2Y1Y0等效十进制数二进制数1310111200111111011001019100180001711106011051010400103110020100110000000011100000000000BCD0001111100000014011110000000000111111151111100写出函数式并化简得：DCBA123456789乘积项（0～63）0~34~78~111213161720~2324~2728~3116~1924~2732~3540~43输入（0～31）191817161514131211Y0Y1Y2用PAL14H4设计的数值判别电路（编程后的逻辑图）这是一组有4个输入变量、3个输出的组合逻辑函数。因此必须选用有4个以上输入、3个以上输出且至少有一个输出包含3个以上乘积项的PAL器件。据此选择PAL14H4，它有14个输入端、4个输出端