第七章3 计数器

时序逻辑设计实践计数器CLOCK触发器输出组合电路输出触发器输入Setup-timemarginHold-timemarginTimingdiagram电子科技大学光电信息学院陈德军LatchesandFlip-Flops1Q1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375D锁存器PRDQCLKQCLR74x74PRJQCLKK

QCLR74x109PRJQCLKK

QCLR74x112P484图8-3引脚电子科技大学光电信息学院陈德军Switchdebouncing+5VSW_LDSW开关闭合SW_LDSW开关打开闭合第1次接触触点抖动SW_LDSW理想情况电子科技大学光电信息学院陈德军SW_LSW0011SW_LSW0011开关闭合0011SW_LSW0011SW_LSW1100电子科技大学光电信息学院陈德军SW_LSWDSW开关闭合

figure8-5该方法一般不与高速cmos型器件(74ACT**)一起使用一般与wimpy系列逻辑一起使用(HCT,LS-TTLS)QQLSQRQ+5V电子科技大学光电信息学院陈德军BUSholdercircuitABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA电子科技大学光电信息学院陈德军DQCQDQCQDQCQDQCQDIN[3:0]WRDOUT[3:0]RDMultibitregistersandlatches电子科技大学光电信息学院陈德军4位寄存器74x1756位寄存器74x174P488图8-91D2D3D4DCLKCLR_L电子科技大学光电信息学院陈德军8位寄存器74x374（三态输出）OE输出使能电子科技大学光电信息学院陈德军74x377（时钟使能）74x273（异步清零）CLK74x374（输出使能）Figure8-10Figure8-12Figure8-13电子科技大学光电信息学院陈德军寄存器（register）和锁存器（latch）有什么区别？寄存器：边沿触发特性锁存器：C有效期间输出跟随输入变化74x374输出使能8位寄存器74x373输出使能8位锁存器电子科技大学光电信息学院陈德军什么是计数器counters：状态图中包含一个循环的任何时序逻辑电路都可称为计数器ABCDE形成一个闭合的状态圈modulos：计数器循环状态圈中状态的个数；又称为二进制计数器，也可叫分频Modulo-5counterExtrastatesofcounter：如果模非2的幂，则必会引入循环圈外的多余状态如果采用3bit编码，则还有3个状态在循环圈外，属于多余状态,self-start?TFlip-FlopRipplecounters（asynchronouscounters)----figure8-24Synchronouscounterswithenableseriallogic---figure8-25Synchronouscounterswithparallelenablelogic---figure8-29计数器的计数方式：计数器的循环状态一什么样形式进行编码，就是计数器的计数方式Itisadivide-by-5counter.binarycounter电子科技大学光电信息学院陈德军二进制计数器Binarycounters：计数方式为二进制，即状态循环圈的状态编码是二进制的计数器；二进制加计数器：编码由小到大的二进制计数器；二进制减计数器：编码由大到小的二进制计数器；000，0Ex1：请设计一个模为7的二进制加计数器，要求在一个计数循环内产生一个进位输出有效1、状态图：根据其计数方式来构建001，0010，0011，0100，0101，0110，1Q2Q1Q0，Y2、转移/输出表3、激励/输出表4、激励方程与输出方程5、根据题意讨论未用状态6、画图请问用最小成本设计和最小风险设计会有什么不同？电子科技大学光电信息学院陈德军二进制计数器续110，0Ex2：请设计一个模为7的二进制减计数器，要求在一个计数循环内产生一个借位输出有效1、状态图：根据其计数方式来构建101，0100，0011，0010，0001，0000，1Q2Q1Q0，B2、转移/输出表3、激励/输出表4、激励方程与输出方程5、根据题意讨论未用状态6、画图请问用最小成本设计和最小风险设计会有什么不同？电子科技大学光电信息学院陈德军十进制计数器二进制计数器：计数方式为BCD码，也有加/减十进制计数器之分；0000，00001，00010，00011，00100，01001，11000，00111，00110，00101，0Q3Q2Q1Q0，Y十进制加计数器1001，01000，00111，00110，00101，00000，10001，00010，00011，00100，0Q3Q2Q1Q0，B十进制减计数器电子科技大学光电信息学院陈德军其他计数方式的计数器设计计数器设计的步骤：1、根据计数方式构建状态输出图2、根据状态输出图构建转移输出表3、根据转移输出表构建激励输出表4、根据激励输出表求出激励方程和输出方程Ex3：请设计一个3BIT的GRAY码计数器1、根据计数方式构建状态输出图000001011010101111110100计数方式为GRAY码请同学们根据步骤完成以后的设计Q2Q1Q0电子科技大学光电信息学院陈德军环行计数器n位环行计数器的计数方式的计数方式如下面的例子所示：1000100013位环行计数器10000100001000014位环行计数器Ex3：请设计一个3位环行计数器步骤一：状态图，如上步骤二：状态表，如下：100Q2Q1Q0010Q2*Q1*Q0*010001001100000ddd011ddd101ddd110ddd111ddd步骤三：激励表，如下：选择D触发器100Q2Q1Q0010D2D1D0010001001100000ddd011ddd101ddd110ddd111ddd下页最小成本设计n位环行计数器模为n电子科技大学光电信息学院陈德军环行计数器续步骤四：画卡诺图求出激励方程D2D1D0：D2=Q0；D1=Q2；D0=Q1>DQQN>DQQN>DQQNFF2FF1FF0CPD2Q0该电路是一个反馈移位寄存器：反馈函数为F=Q0F=Q0串行输入串行输出移位寄存器的反馈函数的输出为串行输入，它是各个触发器状态输出的函数在最小成本设计中，n位环行计数器就是n位的移位寄存器的串出接到串入构成反馈的器件该逻辑存在风险吗？即能不能自行启动？根据状态转移方程讨论未用状态的次态000111011101110不能回到计数循环中的状态，故不能自行启动电子科技大学光电信息学院陈德军扭环计数器（约翰逊计数器）n位扭环计数器的计数方式的计数方式如下面的例子所示：0000010111111101003位扭环计数器0000000100114位扭环计数器01111000110011101111Ex4：请设计一个3位扭环计数器步骤一：状态图，如上步骤二：状态表，如下：000Q2Q1Q0001Q2*Q1*Q0*001011011111111110110100100000010ddd101ddd步骤三：激励表，如下：选择D触发器Q2Q1Q0D2D1D0下页最小成本设计000001001011011111111110110100100000010ddd101dddn位扭环计数器模2n电子科技大学光电信息学院陈德军扭环计数器续步骤四：画卡诺图求出激励方程D2D1D0：D2=Q1；D1=Q0；D0=Q2‘>DQQN>DQQN>DQQNFF0FF1FF2CPD2Q0该电路是一个反馈移位寄存器：反馈函数为F=Q2‘F=Q2’串行输入串行输出在最小成本设计中，n位扭环计数器就是n位的移位寄存器的串出的非接到串入构成反馈的器件该逻辑存在风险吗？即能不能自行启动？根据状态转移方程讨论未用状态的次态010101不能回到计数循环中的状态，故不能自行启动电子科技大学光电信息学院陈德军MSI计数器芯片：’163功能介绍：1、CLK：时钟，‘163为同步时钟器件2、CLR为低电平有效的同步清零控制端输入：如果CLR有效，则在触发沿来临后的次态更新的结果将是“0000”；3、LD为低电平有效的同步预置控制端输入：如果LD有效，则在触发沿来临后的次态更新的结果将是“DCBA”的输入；4、只有当ENP和ENT同时有效时，状态输出QDQCQBQA才能输出有效的状态；只有ENT有效，RCO才能有有效的输出5、ABCD输入为预置状态的输入；6、QDQCQBQA为计数器的状态输出；7、RCO为行波输出，有称为进位输出；当输出状态为’1111‘时，产生一个有效的RCO输出；模为16的同步二进制加计数器Moore型时序逻辑电子科技大学光电信息学院陈德军’163介绍续正常使用下的‘163器件’163器件时序图0123414131211105698715，1’163器件状态图电子科技大学光电信息学院陈德军利用74x163实现任意二进制加计数器——利用CLR方法一：充分利用CLR清零端前提：初状态为计数“0”状态012345思路：令计数状态“5”时产生一个CLR有效，而在计数状态“0”、“1”、“2”、“3”、“4”、CLR都无效；这样当到计数状态“5”时，状态机状态随CLR的有效而回到计数状态“0”EX5：请设计一个模6的二进制加计数器关键问题转换为在上述分析情况下求CLR的激励情况QDQCQBQA000111100001111011dd10d1ddd1ddddCLRCLR=QC’+QA’=(QCQA)’电路连接在下页规律总结：该题目中末状态为0101，即末状态中QC和QA输出1；而最后的结果是将QCQA进行与非运算，结果反馈到CLR端该规律可以推广，如果初状态为“0”，而要用到CLR输入端，则只需将末状态中输出为逻辑“1”的状态变量构成一个与非门反馈回CLR端即可电子科技大学光电信息学院陈德军利用74x163实现任意二进制加计数器——利用CLR续EX5计数器的电路实现CP5VEX6：请设计一个模14的二进制加计数器利用刚次总结的规律来实现该状态机末状态为计数’13‘QDQCQBQA1101将QDQCQA构成一个与非关系反馈回CLR5VCP电子科技大学光电信息学院陈德军利用74x163实现任意二进制加计数器——利用LD方法二：充分利用LD预置端工作条件：如果计数循环的初状态不是“0”，而是其他计数状态思路：令计数状态“12”时产生一个LD有效，而在计数状态“8”、“9”、“10”、“11”、“12”、LD都无效；这样当到计数状态“13”时，状态机状态随LD的有效而回到计数状态“DCBA”的预置数所输入的状态；这时DCBA应该等于初状态“0111”789101112EX7：请设计一个模6的二进制加计数器，计数方式如右图所示：QDQCQBQA0001111000011110dd01dddddd1d1d11LDLD=(QDQC)’电路图在下页电子科技大学光电信息学院陈德军利用74x163实现任意二进制加计数器——利用LD续5VCPEx７电路图总结：1、如果用与非门实现对LD的控制，可以采用对CLR控制的相同方法：即查找末状态，把输出为