数字电子技术ch7课件

2023/7/221第七章常用时序逻辑功能器件7.1计数器7.2寄存器和移位寄存器2023/7/2227.1计数器1、概念（3）计数器除了完成计数功能外，还可用于实现定时、分频、产生节拍脉冲等特定功能。2、特点：（1）时钟脉冲即为计数脉冲。（2）实现指定计数范围内计数所需要的状态数目

——称为计数器的模计数器是一种用来对输入脉冲进行计数的时序逻辑电路。2023/7/2233、计数器的分类按工作方式分：

同步计数器和异步计数器。按功能分：

加法计数器、减法计数器和可逆计数器。按计数器的计数容量(或称模数)来分：

如二进制计数器、十进制计数器、二

~十进制计数器等等。2023/7/224在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器2023/7/225计数器的分析计数器的设计电路由触发器构成电路由集成组件构成用触发器实现用集成组件实现4、计数器的研究内容2023/7/226

7.1.1二进制计数器

在异步计数器内部，有的触发器直接受输入计数脉冲控制，有的触发器则是把其它触发器的输出信号作为自己的时钟脉冲，一、二进制异步计数器异步计数器的特点：

各个触发器状态变换的时间先后不一，故被称为“异步计数器”。2023/7/2271、二进制异步加法计数器接法：1）Q与D相连，把D触发器转换成计数型T触发器。2）Q与相邻高位触发器脉冲输入端相连(为进位信号)。3）CP接至FF0输入端。2023/7/2281、首先将计数器清零异步计数器优点：电路简单、可靠。异步计数器缺点：速度慢。2、触发器FF的D

=QnFF0来一个CP翻一次FF1来一个Q0n

上升沿翻一次FF2来一个Q1n

上升沿翻一次计数过程:2023/7/229时序图：Q0Q1Q2Q1Q0CP结论:计数器不仅可以计数，也可作为分频器。2023/7/2210状态图Q0Q1Q2CPQ2Q1Q00000000010100100010110111001001011101101011111110000002023/7/2211

二进制异步加法计数器000100010110001111011101CPQ0Q1Q21tpd2tpd3tpd说明：使用中需考虑触发器的延迟时间tpd，Q2Q1Q0波形图状态图异步计数脉冲的最小周期Tmin=ntpd。（n为位数）

2023/7/22122、二进制异步减计数器

Q端与高位CP端相连，为借位信号。2023/7/22133、二进制异步计数器总结

D触发器

JK触发器

J=K=13）减计数器：与加相反。

特点：2）加计数器：上升沿触发，Q接高位脉冲端；下降沿触发，Q接高位脉冲相连。

高位翻转必在低位进位或借位后实现，串行计数器速度低。1）触发器计数状态2023/7/22141、二进制同步加法计数器Q0

ZFF0

FF1

FF2CPQ1Q21J

C11K

1J

C1

1K1J

C11K&&1&Q0Q1Q2时钟方程输出方程驱动方程FF0

每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。二、二进制同步计数器

计数脉冲同时接于各触发器脉冲输入端，应翻转的触发器同步翻转，各级无延迟积累，并行计数。3位二进制同步加法计数器2023/7/22153位二进制同步加法计数器的结构特点，可推广到n位二进制同步加法计数器：驱动方程输出方程2023/7/2216分析方法1---解析法(1)先列写驱动方程：J2=K2=Q1Q0J1=K1=Q0J0=K0=1Q0：来一个CP，它就翻转一次；nnnnnnnQQQQQQQ20120112+=+nnnnnQQQQQ101011+=+(2)列写状态方程：Q0

ZFF0

FF1

FF2CPQ1Q21J

C11K

1J

C1

1K1J

C11K&&1&Q0Q1Q22023/7/2217

2001010

1000001

30100114011100

5100101

6101110

7110111

8111000原状态次状态CP(3)再列写状态转换表，分析其状态转换过程。nnnnnnnQQQQQQQ20120112+=+nnnnnQQQQQ101011+=+2023/7/2218CPQ0Q1Q2分析方法2---波形图法J2=K2=Q1Q0J1=K1=Q0J0=K0=1Q0：来一个CP，它就翻转一次；Q1：当Q0＝1时，它可翻转一次；Q2：只有当Q1Q0＝11时，它才能翻转一次。Q0

ZFF0

FF1

FF2CPQ1Q21J

C11K

1J

C1

1K1J

C11K&&1&Q0Q1Q22023/7/2219CPQ0Q1Q2

用波形图显示状态转换表思考:一个四位二进制同步加法计数器电路的结构Q0输出波形的频率是CP的1/2。Q1输出波形的频率是CP的1/4。Q2输出波形的频率是CP的1/8。二分频四分频八分频2023/7/22202、二进制同步可逆计数器分析X=1，X=0时的功能Q0

C/B1FF0

FF1FF2CP1J

C11K1J

C11K1J

C11K1&1&1&1XQ1Q2≥≥≥驱动方程输出方程2023/7/22213位二进制同步可逆计数器列写X=1，X=0时的方程X=0时：驱动方程输出方程与一个三位二进制同步加法计数器的驱动方程相同。X=1时：驱动方程输出方程注意：减法计数器其驱动方程与加法计数器的不同。2023/7/2222说明：①计数器计数之前应清零。但初始数据可以人为地置入。②计数器的位数视需要而定。N个触发器具有2n个状态，称为以2n为模的计数器（或模2n计数器）。③同步计数器的计数速度比异步计数器高，但电路较复杂。2023/7/22237.1.2非二进制计数器的设计例7.1.1

用D触发器设计一个8421码十进制同步计数器。解：（1）列状态表和驱动表2023/7/2224

十进制计数器有10个状态，需4位触发器。其中6个状态（1010~1111）在8421码十进制计数器中是无效组合。（2）画卡诺图求各D触发器的驱动方程00011110000111102023/7/2225（3）画逻辑图2023/7/2226（4）画完整的状态图，检查自启动

均能从无效状态进入有效状态。能自启动2023/7/2227例：用JK触发器设计一个8421BCD码十进制同步加法计数器。（1）建立状态图（3）列出状态表和驱动表（2）选用触发器

选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2

、FF3表示。

/0/0

/0

/0

00000001001000110100/1/0

10011000011101100101

/0/0

/0

/02023/7/22NCITS28现态次态驱动信号输出J3K3J2K2J1K1J0K0C000000010×0×0×1×0000100100×0×1××10001000110×0××01×0001101000×1××1×10010001010××00×1×0010101100×1×1××10011001110××0×01×0011110001××1×1×1010001001×00×0×1×0100100001×0×0××111010×××××××××××××1011×××××××××××××1100×××××××××××××1101×××××××××××××1110×××××××××××××1111×××××××××××××2023/7/2229（4）利用卡诺图化简求驱动方程和输出方程驱动方程输出方程时钟方程：（5）画电路图并检查自启动能力

CFF2Q1Q01CPQ2

1J

C11K

1J

C1

1K1J

C11K&&&Q3

1J

C11K&&FF2FF2FF2（电路能够自启动）2023/7/2230(1)写出驱动方程J2=Q1Q0，K2

＝1

J1=K1

＝1

J0=Q2K0

＝1

分析步骤：(2)写出状态方程Q2n+1=Q1nQ0nQ2nQ1n+1=Q1nQ0n+1=Q0nQ2n例:

任意进制计数器的分析Q2Q2J2K2Q1Q1J1K1Q0Q0J0K0计数脉冲CP1112023/7/2231(3)利用简化功能表来列写状态表，分析其状态转换过程。CP

现态次态Q2n+1Q1n+1Q0n+1Q2nQ1nQ0n001

1000

2001010

30100114011100

5100000Q2n+1=Q1nQ0nQ2nQ1n=Q1n

Q0n+1=Q0nQ2n状态方程Q2n+1=Q1nQ0nQ2nQ1n+1=Q1nQ0n+1=Q0nQ2n2023/7/2232另有三种状态111、110、101不在计数循环内，如果这些状态经若干个时钟脉冲能够进入计数循环，则能够自行启动。(4)检验其能否自动启动

CP现态次态Q2n+1Q1n+1Q0n+1Q2nQ1nQ0n000

1111

2110010

3101010Q0n+1=Q0nQ2nQ1n=Q1n

Q2n+1=Q1nQ0nQ2n状态方程Q2n+1=Q1nQ0nQ2nQ1n+1=Q1nQ0n+1=Q0nQ2n结论：经检验，可以自动启动。2023/7/2233000100011001010101110111(5)画状态转换图。Q2Q1Q0异步五进制加法计数器001010011100000Q0n+1Q1n+1Q2n+1

2001

1000

30104011

5100Q1nQ0nQ2n

1111

2110

31010000100102023/7/22347.1.3集成计数器1、集成计数器简介2023/7/2235（1）74161的功能RD异步清零端，LD预置数控制端。EP、ET—计数使能（控制）端。RCO=ET·QAQBQCQD，——进位输出端。①异步清零。②同步并行预置数——与CP上升沿同步。③保持：RD=LD=1时，EP·ET=0保持。④计数。2023/7/2236与74HC193、74HCT193相同（2）74LS193的功能双时钟4位二进制同步可逆计数器加计数：CPD=1，计数脉冲从CPU输入。减计数：CPU=1，计数脉冲从CPD输入。异步清零、异步预置数。2023/7/22371234567816151413121110974193D1

Q1

Q0

CPDCPUQ2Q3

地VCCD0RD

BOCO

LDD2D374193(双时钟)CO74193Q0Q1Q2Q3LDCPURDD0

D1D2D3BOCPD引脚排列图功能示意图2023/7/2238补充：集成4位二进制同步可逆计数器74191（单时钟）74191Q0Q1Q2Q3U/DLDCO/BOCPCTD0

D1D2D3RC加计数时CO/BO=Q3nQ2nQ1nQ0n并行异步置数减计数时CO/BO=Q3nQ2nQ1nQ0nCT

=

1,CO/BO

=

1，

级联使用1234567816151413121110974191D1

Q1

Q0

CT

U/D

Q2Q3

地VCCD0CPRC

CO/BOLDD2D3LDCTU/DCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1

0d3

d2

d1d0

10

0

10

1

11d3

d2

d1

d0加法计数

减法计数

保持

2023/7/2239（3）74LS290的功能异步十进制计数器：由一个1位二进制计数器和一个异步5进制计数器组成。二—五—十进制计数器。

计数脉冲由CPA端输入，输出由QA端引出，即得到二进制计数器。

计数脉冲由CPB端输入，输出由QB----QD端引出，即得到五进制计数器。

若将QA与CPB相连，计数脉冲由CPA端输入，输出由QA--QD引出，即得到8421码十进制计数器。2023/7/2240功能表：直接复位：直接置9：计数：与74HC290、74HCT290相同。2023/7/2241RD=1，LD=0，CP集成4位二进制同步加法计数器1234567816151413121110974161(3)VCCRCOQ0Q1Q2Q3ET

LDRD

CP

D0

D1D2D3

EP

地引脚排列图逻辑功能示意图74161Q0Q1Q2Q3EPLDRCOCPETRD

D0

D1D2D300000011

0011RD=0Q3Q0=0000同步并行置数异步清零Q3Q0=D3D074LS161和74LS1632023/7/224274161的状态表

输入

输出

注RDLDEP

ETCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1RCO

010

d3

d2

d1d0

1111110110

0000

0

d3

d2

d1

d0

计数

保持

保

持

0清零置数RD=

1,LD

=

1,CP，EP

=ET=

1二进制同步加法计数EPET

=0RD=

1，LD=

1，保持若ET

=0RCO=0若ET

=1741632023/7/22432、用集成计数器构成任意进制计数器用现有M进制计数器构成N进制计数器。例7.1.2用74161构成九进制计数器。解：必须跳过M-N=16-9=7个状态。（1）反馈清零法输出处于某一状态时，使异步清零端RD=0，则74161立即返回0000状态。从0000开始计数，当输入第九个CP脉冲（上升沿）时，输出1001反馈至RD清零。2023/7/2244主循环状态图：2023/7/2245（2）反馈置数法

同步预置数：输出状态反馈到预置数控制端，在下一个CP作用后，将预置数输入端状态置入输出端。预置数信号消失后，计数器就从被置入的状态开始重新计数。图中：将QDQCQBQA=1000状态译码产生预置数控制信号0，反馈至LD，在下一个CP上升沿到达时，置入0000状态。输出：0000~10002023/7/2246主循环状态图：2023/7/2247另外：还可将1111状态译码加至LD，这时预置数输入端应为0111，则输出为0111---1111。

1111001111000100111001111

1011101011011110&2023/7/2248进位信号反馈计数到1111时产生的进位信号1译码后，反馈到预置数控制端。2023/7/2249总结：N进制计数器1.方法用触发器和门电路设计用集成计数器构成清零端置数端(同步、异步)2.设计举例用集成计数器74LS161和74LS163构成十二进制计数器。2023/7/2250/1/0/0/0/0/0/000000001001000110100/010000110010101111001101010111100110111101111/0/0/0/02023/7/2251一、利用同步清零或置数端获得N进制计数思路：当M进制计数到

SN

–1后使计数回到

S0

状态2.求归零逻辑表达式；1.写出状态SN

–1的二进制代码；3.画连线图。步骤：[例]

用4位二进制计数器74163构成十二进制计数器。解：1.=10112.归零表达式：3.连线图74163Q0Q1Q2Q3ETLDRCOCPEPD0

D1D2D3RD1&同步清零同步置零2023/7/2252二、利用异步清零或置数端获得N进制计数当计数到SN

时，立即产生清零或置数信号，使返回S0状态。（瞬间即逝）思路：步骤：1.写出状态SN

的二进制代码；2.求归零逻辑表达式；3.画连线图。[例]

用清零法利用74LS161构成十二进制计数器。&状态S12的作用：产生归零信号异步清零状态图74161Q0Q1Q2Q3ETLDRCOCPEPD0

D1D2D3RD1解：2023/7/2253/1/0/0/0/0/0/000000001001000110100/010000110010101111001101010111100110111101111/0/0/0/0/0返回2023/7/2254(二)计数容量的扩展1.集成计数器的级联74161(1)

Q0Q1Q2Q3ETLDRCOCP

EP

D0D1D2D3RDQ4Q5Q6Q774161(0)Q0Q1Q2Q3ETLDRCOCP

EP

D0D1D2D3RDQ0Q1Q2Q3CP11111RCO016

16

=

25674290(个位)

Q0Q1Q2Q3S9AS9BR0BR0ACPACPBCP74290(十位)

Q0Q1Q2Q3S9AS9BR0BR0ACPACPBQ0Q1Q2Q3Q0Q1Q2Q312481020408010

10

=

1002023/7/2255例用74HCT161组成256进制计数器。解：用两片74HCT161构成此计数器256=16×16①并行进位：同步计数器，高位片使能端接低位片的进位信号输出端RCO。进位1且CP作用时，计数。*高位记录的脉冲数和进位数相等。低位片的进位信号作为高位片的使能信号。2023/7/2256②串行进位低位片的进位信号作为高位片的时钟脉冲，即异步计数方式。片1由1111变成0000状态，使其RCO由1变为0，片2记入一个脉冲。*高位记录的脉冲数就是进位数。2023/7/22572.利用级联获得大容量N进制计数器1)级联N1和N2进制计数器，容量扩展为N1N2N1进制计数器N2进制计数器CP进位CCP[例]用74290构成六十进制计数器74290Q0Q1Q2Q3S9AS9BR0BR0ACPACPBCP74290

Q0Q1Q2Q3S9AS9BR0BR0ACPACPBQ0Q1Q2Q3Q0Q1Q2Q3N