FGA现场可编程器的DS设计方法

FPGA的DSP设计方法DSP正在成为一种几乎无处不在的技术，不仅应用在众多消费电子、汽车与产品中，而且也进入越来越先进的设备。诸如无线基站、雷达信号处理、指纹识别以及软件无线电等应用都要求极高的处理能力。这些新类型的高性能DSP应用推动独立处理器的性能走高，而为了提升性能，硬件解决方案也在不断发展。在90年代初，设计者面临的挑战是，如何采用多个处理器以汇聚更多的处理能力，从而满足他们的性能要求。但是在协调多个处理器的功能时，系统级设计变得极为困难，更不用说这种方法既昂贵又浪费资源。当第一种实现DSP的FPGA出现时，DSP设计者开始利用这种器件来支援处理器的能力。在这种方法中，FPGA通过加速DSP算法的关键部分(这对性能至关重要)，可以补充处理器的不足。今天的专用FPGA，如Xilinx公司的Virtex4或Altera公司的StratixII等蕴藏着巨大的潜力，可通过并行化来提高性能。的确，DSP专用FPGA技术已显示出可提供比其它实现方案高100倍的性能优势。因此，在FPGA中包含一颗标准DSP的情况变得越来越普遍，而且预计以此种方式来使用FPGA的设计将迅速增加。不过，伴随着这种强大的硬件能力，设计者面临如何有效实现这些基于FPGA的DSP系统的问题。这种大型的复杂设计对传统的DSP设计方法提出了挑战。这在很大程度上是因为以下事实，即在DSP应用中，传统的FPGA设计流程没有充分利用一个高效设计流程的两个关键要素：综合技术与可移植IP。那些利用综合技术来设计ASIC的人都很清楚综合技术的优势。对基于FPGA的DSP来说，该技术是关键，它使设计进入处于高级的抽象水平并能自动探索面积与性能之间的折衷。快速设计进入与高抽象水平及自动化的结合，不仅能提供单一的设计示例，而且还能提供各种可供选择的实现结果。对于性能优先于面积的应用来说，它可能需要包含数百个乘法器的实现方案。这种方法将具有很快的速度，但也会消耗大量硅片面积。同样，对于那些对面积更敏感的应用来说，实现方案应使用性能较低、数量较少的乘法器，以得到占位面积更小的结果。这些类型的折衷对基于FPGA的高级DSP的开发来说至关重要，因而要求有功能强大的工具。高效DSP开发的另一个关键要素是拥有恰当的构建模块或IP。适合于这些应用的IP具有两个主要属性：可扩展性与可移植性。与适用性相对较低的同类IP相比，可扩展IP使设计者无需牺牲效率即能构建定制IP功能。新功能模块是高效的，因为在后续的综合过程中，未用的或不必要的部分将被优化掉。可移植性也能保证效率。DSP设计者必须能在设计出算法以后，无需进行修改即可在任何FPGA供应商的产品上运行它们。这种可移植性将提供极大的效率与自由度，以方便选择一种最佳实现方案。DSP验证也构成挑战。当验证DSP时，信号调试与分析变得更复杂，并不仅仅限于检查时域、频域曲线及散布图。由于数字信号的特征取决于其采样时间和离散幅度，DSP验证工具必须能有效定义及操作多速率DSP应用中的时间。赵此外熟，它亭们还每必须赴易于槽从全怪精度老浮点越仿真健转换童到有驰限字板长定译点仿据真。蛙同时汤，它探们还矮需要讨一种旷用于津对D鸦SP歪算法敬进行贪建模脉的语庆言，救包括放对时知间、也定点同资源善与并药行性姓等概个念的麻本地妙支持建。卷整合寄方法奏设计仙技术得方面米的最丑新进孔展为托解决搏DS柄P设泳计者削的独咸特挑伯战提灿供了报令人劲兴奋崇的解脾决方怕案。阅由M久at两hw匹or价ks侮公司柜提供堵的S幅im佳ul冬in洒k是扭一种睁基于适数学印模型泉的系缩统设帝计环嫩境，垒为D绵SP逝设计逢者提渔供了宇强大赛的建适模与乒仿真粒功能运。该袄环境倾能处浓理多喜速率辽离散洁时间破定义被与管晚理以干及单倚源浮筹点仿姓真等丘DS迁P问宽题。筛对于叼FP侧GA漏实现慕来说寸，D沉SP以综合梢是一拴项将习DS头P验锐证与沃最佳点DS彻P实商现链务接在耽一起兔的关喝键创演新。持借助环嵌入状在S倍yn描pl亮if竞y扣DS寇P工助具中杜的能剩力，系设计脊者可鹅以采式用一早种自丝动式艳且独庙立于笨器件太的方赴法来伟检查胃实现漂过程愧的折挤衷并叹完成玩目标打映射倡。伯将D射SP猾综合榜与S普im柔ul输in厚k联圣合使耍用，酿可将搬系统腹架构报师与飘硬件友设计因师的歪专长援整合恒到一敢个公土共环壮境中地。系旺统架漏构师构可以啦为S桑im苍ul框in降k创纯建一声个独亚立于工供应赢商的杀模型语，使命设计反进入恨点保负持在较纯算欺法层速面，芝从而嗓将他摇的注每意力拖集中赌在更膝高层给次的释设计股功能舰上。步当模极型转弟交给伍硬件兽设计娃师时尿，规毒范没永有任葱何架滋构含扯义。奴只要纠建模胆环境茫中的直DS滨P验欠证工镇具允乡许无由缝集氧成综逃合引椒擎，创硬件视设计浙师无杨需修兴改验室证源帆就可莫检查他架构坑方面恢的折帐衷。监合由于本验证连源保曾持一脏致，抢所以邮系统狭架构艘师不裤用担货心硬抗件实般现问始题，酬而硬肯件设喇计师归也不骑必费奉劲地钓去研辨究D头SP巨算法蛙规范近。此昂外，捉这还感能保煎证设淡计完增整性岭与最捧优化缩，并凶提高坐两个倦团队堂成员掀的工幅作效革率。订稠该设榴计方秃法的笨关键疑是采富用通港用D程SP止库。暂供应潜商专浆有的迈IP拦会使昆算法敲设计慎陷入捉到不尖必要为的实弯现细充节中榴。采鲁用一徐个与嗽架构缸参数史无关东的通灰用D欢SP罚功能酱库，乳设计糖将根经据高觉层规罗范来尊产生眨输出活。成借助煌一个讨高层蝶功能撕库，怒甚至胸与D闸SP四功能帆有关素的延住时也鹊能被蜻推迟乓到架闭构优原化阶抵段来封处理匆。这附是通讯过D色SP舰综合啊来完绩成的抢。诸显如D喝SP严综合惰、S兼im利ul弱in独k及肾可移伍植库早等创轻新都稿是改脆进D谢SP匪设计膜的关仍键元阵素，刻但将泪这些顶能力省集成诊到一三个总捞的方静法学翼中也烦非常呜关键皂。最兰佳的泽DS亭P设体计流里程可流为现归有设铅计能柿力增估加通取用库蚂以及消整合微DS抵P综巾合与上Si识mu随li限nk微的能晚力(旬参见鹿图2减)。介谣在设闸计规贞范时掘，系叮统架翻构师筛只需速在纯尽粹的默算法除抽象当层面闻上操浇作。恢通过柱使用宿功能衬块，套设计疲师可宇用类嫂似的谅DS扔P概华念来弊捕获浩算法担。禾在设孩计流钢程的畏后期源，由趟于S脾im送ul大in邻k具算有D哑SP割验证宽环境律特性既，算常法验臣证因法而变喂得非瓦常容犯易。献可视翁化、底调试因以及谈内置均的加痒速器纱等能贸力使差设计伤者更亮容易括实现霞离散燕时间状设计庭的快拳速仿筋真。容坡这种阻设计节方法正的引滚擎就独是D啦SP鹅综合煎，它兵决定猫了面治积、问性能障等系板统级碧目标梦。这傅个步被骤旨质在创傍造出犬一种个能消纳耗最毕少的需资源串并达盘到所店需性麦能的阻架构县。通监过采控用折绣叠、椒系统哗范围肃重定都时以服及增步加延义时等胸适当液的系恢统级急优化宏技术遮，D抵SP较综合摆能满毁足系厚统级区性能懒目标与。挖所得播到的阀架构雪可由眯独立来于供龙应商习的可旋综合子RT格L代纷码来分生成急。由灯于设待计保揪留了挖独立埋于供脚应商随的特偏性，楚RT尽L综晕合工竟具的严全部例能力委可以授被用鸭于执如行进益一步恶的设抛计优艰化。初垦与传唯统设想计流球程相施比，岛上述暮DS屑P设溪计方比法具糟有明灵显的些优势趟。随桐着设秘计规析模增派大，野仅是旷由于辈其无架延时蒜的算修法及丧无需当时间殖来同谢步多秘条路评径，亲DS皇P综长合流税程就护超过章了传唱统方公法。更帐比较驼DS里P综区合与臭传统水流程皇的设炉计结杜果表角明，柔即使趁在不遵同的舒优化测情况拒下，赛前者屠也一米样有吵改进耗。当胃在D嚷SP沸综合旅期间拐不执亿行高营级优务化时鸟，所巾得到同的任衰何优宽化主健要归饼功于貌RT嫩L综饲合。卸即使狡没有粒DS树P综系合优网化，甩在所崭有测盛试电粒路中雀采用馆的逻早辑单隙元数断量也康会一歇如既增往地危减少劈，而已性能叛也会么得到吓改善萄。芹我们吵需要蹲考虑傅几种现不同热的优再化情贱况。特当允纯许进俱行资哪源共师享时缸，常块常希耗望在全资源笔利用副上有颠明显讽的改梅进，碗即使廊以牺逗牲某碗些性萄能为蛙代价澡。测笼试电亏路已座经证阻明了位这一冰点，壁即以况性能断的明茧显下狐降为菌代价乏可以哭显著狼减少列消耗盛的资讨源。平恨这种卸优化这技术时最适蚂合在矮资源波有限脑但允堂许性客能有赤一定使下降慎的情让况下插使用辽。重疼定时逗优化圈技术坚是增题强D皆SP倘综合盖结果援的另孩一个孕选项冤。采段用这穴种方萍法时也，尽御管可吉能要探以消婚耗更梨多的都资源游为代菠价，