时序逻辑电路的设计

第4章：

时序逻辑电路4.2.2时序逻辑电路的设计

在设计时序逻辑电路时，要求设计者根据给定的具体逻辑问题，求出实现这一逻辑功能的逻辑电路。所得到的设计结果应力求简单。

当采用小规模集成电路做设计时，电路最简的标准是所用的触发器和门电路及其输入端的数目均为最少，而当使用中、大规模集成电路时，电路最简的标准则是使用的集成电路数目最少，种类最少，而且互相间的连线也最少。1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计现将同步时序电路的一般设计步骤简要说明如下:(1)逻辑抽象根据给定的命题要求分清输入变量、输出变量，并由此确定电路所包含的状态，再作出与输入相应的输出状态图。(2)状态化简根据原始状态图进行状态化简或状态合并。1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计(3)状态编码

对简化的状态图赋予每个状态一个二进制代码，称为状态编码或状态分配。编码所用的码一般为自然二进制码。编码方案确定后，根据简化的状态图，画出编码形式的状态图或状态表。(4)选择触发器的类型及个数

按照下式选择触发器的个数n：

（4.4）其中M是电路所包含的状态个数。1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计(5)求电路的输出方程及各触发器的驱动方程根据编码后的状态表及触发器的驱动表可求得电路的输出方程和各触发器的驱动方程。(6)画出逻辑图，并检查自启动能力。1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计例4-3]

试设计一个带有进位输出端的十进制计数器。解:该命题要求有进位输出，说明是单纯的十进制加法计数器，不需要输入信号。取进位信号为输出逻辑变量C，规定有进位输出时C=l，无进位输出时C=0。十进制计数器应当有十个有效状态，若分别用S0、S1、…、S9表示，则按题意可画出如图4-9所示的电路状态转换图，而且这十个状态均是不可少的，即无等价状态，所以这个状态图已不能化简。1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计根据式(4.4)，现要求M=10，故应取触发器个数n=4。因为本命题对状态分配无特殊要求，可以取8421BCD码0000~1001作为S0~S9的编码，于是可得到如表4.3的状态转换表。1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计由于电路的次态

和进位输出C唯一地取决于电路现态

的取值，故可根据表4.3画出表示次态逻辑函数和进位输出函数的卡诺图。由于计数器正常工作时不会出现1010~1111即“10”~“15”这六个状态，所以可将

这六个最小项作为约束项处理，在卡诺图中用“×”表示。根据表4.3可列出对应于状态转换顺序的五个卡诺图，如图4-10所示，分别表示

和C这五个逻辑函数。1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计1.时序逻辑电路的设计步骤4.2.2时序逻辑电路的设计根据驱动方程和输出方程画出该计数器的逻辑图和状态转换图，如图4-11和图4-12所示。1.时序逻辑电路的设计步骤4.2.2时