数字电子技术基础第五阎石课件

第八章可编程逻辑器件8.1概述 8.2现场可编程逻辑阵列（FPLA）8.3可编程阵列逻辑（PAL） 8.4通用阵列逻辑（GAL）8.5可擦除的可编程逻辑器件（EPLD）8.6现场可编程门阵列（FPGA）8.7PLD的编程（无图）8.8在系统可编程逻辑器件（ISP－PLD）返回2006年1新疆大学信息科学与工程学院<数字电路课题组>8.1概述图8.1.1PLD电路中门电路的惯用画法（a）与门（b）输出恒等于0的与门（c）或门（d）互补输出的缓冲器（e）三态输出的缓冲器返回2006年2新疆大学信息科学与工程学院<数字电路课题组>图8.1.1PLD电路中门电路的惯用画法

（a）与门（b）输出恒等于0的与门（c）或门

（d）互补输出的缓冲器（e）三态输出的缓冲器返回2006年3新疆大学信息科学与工程学院<数字电路课题组>*8.2现场可编程逻辑阵列（FPLA）图8.2.1FPLA的基本电路结构图8.2.2FPLA的异或输出结构图8.2.3时序逻辑型FPLA的电路结构返回2006年4新疆大学信息科学与工程学院<数字电路课题组>返回2006年5新疆大学信息科学与工程学院<数字电路课题组>图8.2.1FPLA的基本电路结构2006年6新疆大学信息科学与工程学院<数字电路课题组>图8.2.2FPLA的异或输出结构返回2006年7新疆大学信息科学与工程学院<数字电路课题组>图8.2.3时序逻辑型FPLA的电路结构返回2006年8新疆大学信息科学与工程学院<数字电路课题组>PAL的与阵列是可编程的而或阵列不可编程，类似于一个已经写入信息的ROM，但它的与阵列是可编程的。不可编程8.3可编程阵列逻辑PAL2006年9新疆大学信息科学与工程学院<数字电路课题组>8.3.1PAL的基本电路结构PAL器件当中最简单一种电路结构形式,它仅包含一个可编程的与逻辑阵列和一个固定的或逻辑阵列,没有附加其他的输出电路.2006年10新疆大学信息科学与工程学院<数字电路课题组>由图可见,在没有编程之前,与逻辑阵列的所有交叉点上均有熔丝接通.编程将有的熔丝保留,将无用的熔丝熔断,既得到所有的电路.它所产生的逻辑函数为2006年11新疆大学信息科学与工程学院<数字电路课题组>8.3.2PAL的几种输出电路结构

和反馈形式根据PAL器件输出电路结构和反馈方式不同,可将它们大致分成:1)专用输出结构.2)可编程输入/输出结构.3)寄存器输出结构.4)异或输出结构,5)运算选通反馈结构等几种类型2006年12新疆大学信息科学与工程学院<数字电路课题组>一,专用输出结构.由图8.3.1给出的PAL电路就属于这种专用输出结构,它的输出端是一个与或门.在有些PAL器件中,输出端还采用了与或非门结构或者互补输出结构.图8.3.3给出了互补输出的电路结构.2006年13新疆大学信息科学与工程学院<数字电路课题组>图8.3.3具有互补输出的专用输出结构2006年14新疆大学信息科学与工程学院<数字电路课题组>二,可编程输入/输出结构它的输出端是一个有可编程控制端的三态缓冲器,控制端由与逻辑阵列的一个乘积项给出.同时,输出端又经过一个互补输出的缓冲器反馈到与逻辑阵列上.图8.3.4PAL的可编程输入/输出结构2006年15新疆大学信息科学与工程学院<数字电路课题组>有些可编程I/O结构的PAL器件中,在与或逻辑阵列的输出和三态缓冲器之间还设置有可编程的异或门,如图8.3.5所示.图8.3.5带有异或门的可编程输入/输出结构2006年16新疆大学信息科学与工程学院<数字电路课题组>三,寄存器输出结构它在输出三态缓冲器和与-或逻辑阵列的输出之间串进了由D触发器组成的寄存器.同时,触发器的状态又经过互补输出的缓冲器反馈到与逻辑阵列的输入端.图8.3.6PAL的寄存器输出结构2006年17新疆大学信息科学与工程学院<数字电路课题组>四,异或输出结构

异或的电路结构与寄存器输出结构类似只在与-或逻辑阵列的输出端又增设了异或门图8.3.7PAL的异或输出结构2006年18新疆大学信息科学与工程学院<数字电路课题组>五,运算选通反馈结构在异或输出结构的基础上我们又增加了一组反馈电路.图8.3.8PAL的运算选通反馈结构2006年19新疆大学信息科学与工程学院<数字电路课题组>8.3.删3PAL的应用举蹲例200富6年20新疆大晌学信息待科学与怎工程学赔院相<加数字电零路课题视组>2006模年21新疆大学料信息科学鸡与工程学恒院预<数字电送路课题组兔>图8.证3.9次产生脏16种只算术、炎逻辑运秩算的编斯程情况2006毯年22新疆大鲁学信息赢科学与卡工程学鸣院杀<构数字电贝路课题于组>【例8.3际.2】用PAL设计一必个4为喊循环码甚计数器俘,并要段求所设垄计的计底数器具费有置零淋和对输味出进行舰三态控锡制的功橡能.200孔6年23新疆大学龙信息科学日与工程学亦院公<数字电害路课题组烛>2006吩年24新疆大袄学信息兽科学与取工程学续院死<尼数字电期路课题疮组>GAL是在PAL器件的基算础上发展嗓起来的。乎它的基本宾结构与PAL相同，即悼“与阵列热可编程或钻阵列可固倒定”。但GAL采用了电掀可擦除，哄电可改写苍的CMOS半导体制灵造工艺，炼使得GAL器件不纠仅可以茅反复擦乘除、改木写，为殊修改设蛙计带来裳了灵活逮性，而宴且降低回了功耗遮，集成愤度也大希大提高钱。另外倚，GAL的逻辑结伪构采用了德输出逻辑榴宏单元OLMC浙，可以根偏据应用抚的不同是配置成拴不同的联输出结葛构。一冻片GAL即可以辜配置为明组合逻耐辑电路锻，也可奇以使时航序逻辑期电路或裙者是两谢者的组剪合，很皂灵活。8.4香通用阵列握逻辑GAL200财6年25新疆大学街信息科学她与工程学切院谋<数字电栗路课题组然>要使用GAL器件，魄就要先尝进行设熔计。GAL器件的企开发工伴具包括希硬件开甚发工具奏和软件花开发工筒具。硬旨件开发带工具有蛛编程器胞，软件护开发工袭具有ABE垂L-H优DL程序设计忌语言和相娘应的编译幼程序。编制程器的主莲要用途是滤将开发软插件生成的吨熔丝图文混件按JEDE弦C格式的标陈准代码写敲入选定的GAL器件。典型的GAL设计流公程图如取图所示艺。8.4橡通用阵列车逻辑GAL2006蒜年26新疆大学尤信息科学野与工程学拌院然<数字电溜路课题组币>图8.易4.1GAL1斜6V8的电路结争构图200吧6年27新疆大赢学信息状科学与咏工程学科院裕<朋数字电烘路课题穷组>图8.4赠.2樱由3厦个编程单坊元构成忙的与门返回200坛6年28新疆大烈学信息隙科学与驱工程学偿院俱<姻数字电寻路课题底组>图8.4熄.3GAL1排6V8编程单元吩的地址分未配返回2006前年29新疆大学障信息科学踏与工程学哲院鄙<数字电泛路课题组宏>图8.波4.4OLM腰C的结构框驾图返回8.4.岛2输誉出逻辑宏邪单元(OLM塞C)2006炊年30新疆大配学信息午科学与睬工程学睬院急<樱数字电富路课题叹组>图8.乌4.5GAL缸16V作8结构控制惜字的组成返回2006钢年31新疆大学恼信息科学前与工程学恢院妇<数字电稿路课题组柜>图8.4知.6OLM上C5种工作论模式下忧的简化霜电路（图中NC表示不连讽接）（a）专用输入红模式嗽（b）专用组厕合输出虚模式型（c）反馈组丽合输出梨模式饥（d）时序电胞路中的件组合输夹出模式终（e）寄存器输稻出模式返回2006顺年32新疆大学盼信息科学塞与工程学塌院穿<数字电剧路课题组革>8.4.笔3GAL的输入特向性和输出贡特性图8.滩4.7GAL的输入缓翅冲器电路2006映年33新疆大链学信息悄科学与符工程学泥院感<辨数字电励路课题秋组>GAL的输出快缓冲器核电路结踢构中.屈它除了私具有一散般三态断输出缓衫冲器的律特点以拐外,还辫有两个侮突出特怕点返回第一个语是输出狱级该用少了单一碍类型的N沟道增强幻玉型MOS管,而不京是采用P沟道与N沟道管乡丰互补的CMOS机构.第二个特昌点是它的送输出具有野“软开关绩特性”.200甚6年34新疆大学企信息科学搏与工程学售院既<数字电队路课题组邪>图8.完4.8GAL的输出缓符冲器电路返回200线6年35新疆大学禽信息科学蜜与工程学壮院贞<数字电达路课题组跪>图8.俩4.9GAL的静态输锤出特性（a）输出为摊高电平辅时（b）输出为童低电平微时返回200刻6年36新疆大学丢信息科学亲与工程学宾院辽<数字电叙路课题组宫>8.5.爱1EP汗LD的基本玻结构和麻特点EPL瓣D是继PAL长、GA举L之后推便出的一和种可编梦程逻辑属器件.与PAL和GAL相比,EPL香D有以下几棵个特点：1)采用咱了CMOS工艺,所傲以EPLD具有CMO插S器件低功嫩耗、高噪小声容限的著优点.2)采耀用了UVEP煤ROM工艺,钓以叠栅妻注入MOS管作为编梁程单元,预所以不仅们可靠性高博、可以改厨写,而且惩集成度高缴、造价也街便宜.3)特绑点是输章出部分鄙采用了摔类似于GAL器件的晌可编程艺的输出掘逻辑宏秃单元．此外，泽为了提旷高与－或逻辑阵梨列中乘五积项的昌利用率卡，有些EPL玩D的或逻辑阵列课部分也引窄入了可编疯辑逻辑结贯构．8.5扩可擦黎除的可倘编程逻迎辑器件液(EPL单D)2006齿年37新疆大政学信息枣科学与塘工程学祸院坦<舱数字电愚路课题甲组>８.５阵.２见EPL句D的与-或逻辑阵索列图8.停5.1AT22教V10的电路结谱构框图2006吹年38新疆大繁学信息爆科学与采工程学巡寿院编<年数字电细路课题专组>图8.惜5.3与－或逻辑阵列纤的乘积项血共享结构返回200庙6年39新疆大学谱信息科学仰与工程学科院抱<数字电镇路课题组饰>返回8.5仍.3EPL愚D的输出逻硬辑宏单元邪(OLM音C)EPLD的输出电怒路结构和GAL相似,访也采用奥了可编捡程的输铅出逻辑潮宏单元OLMC近.通过编泼程的方架法能将OLM辜C设置成夹各种不常同的工羊作状态万.而且硬,由于趣增加了匹对OLMC中触发贤器的预斩置和置蒸零功能悔,因而策具有更坝大的使款用灵活浅性.200轧6年40新疆大学能信息科学谨与工程学菌院脏<数字电汁路课题组腰>图8.败5.4AT22男V10的OLM奔C电路结构知图返回8.5.俊3EPL鞭D的输出模逻辑宏赴单元(OLM凳C)200他6年41新疆大太学信息早科学与僚工程学朋院纵<双数字电等路课题携组>图8.5面.5ATV截750的OLM童C电路结绿构图返回200掩6年42新疆大塑学信息谦科学与停工程学泥院汉<猜数字电修路课题渴组>图8.6赖.1是FPG哀A基本结构蹈形式的示桑意图。它轰由三种可编的单虽元是输入压/输出模非块IOB拨（I/设OB也1oc爸k），可编程旦逻辑模员块CLB（乓Conf达igur林able斧Log与icB键lock福）和互连坦资源IR（乔Int匹erc架onn螺ect绸R仇eso风urc挎e）。它们的工作状歉态全都由刊编程数据顽存储器中厕的数据设得定。8.6狗现厌场可编双程门阵哨列（FPGA朱）2006规年43新疆大学误信息科学马与工程学穴院滴<数字电必路课题组肢>图8.6量.1FPG仁A的基本僻结构框冤图2006挤年44新疆大苍学信息度科学与眉工程学话院奇<明数字电币路课题弓组>一，IOBXC暴20质64是Xili嗓nx公司FPG苦A器件中结立构比较简扛单的一种旧，它一共迈有56个猫可编程的I/O端。由图8.伙6.3的糊电路结构浩图可见，砖每个IOB由输出三猎态缓冲器逢触发器，傻输入缓冲盐器狠和俩警个数据选青择器MUX1室，MUX距2组成。续在图中悄所用的役数据选岔择器符被号上只或标出了待数据输晒入端和泼数据输可出端省曲略了地贡址输入馅端。实扒际上每撕个2选势1数据修仪器都砌应当有阶一位输适入地址环代码，罗每个4仪选1数妄据选择仇器应当呼有两位友输入地玩址代码掉。这些败代码都创存放在FPJA内部的亦编程数予据存储沟器中。8.6土.2食FPG记A的I敲OB和庄CLB2006缺年45新疆大学渣信息科学惩与工程学朴院障<数字电每路课题组命>图8.6腊.3XC20塔64的IOB电路200根6年46新疆大四学信息敞科学与车工程学沙院蹦<久数字电有路课题脑组>图8.临6.4XC2贤064的CLB电路二，CLB在XC20肌64中有64司个CLB，排列成叠88高矩阵。窄每个CLB的电路批中包含组合路基乏电路，存较储电路和晶由一些数帜据选择器组成的欲内部控就制电路脊，如图童所示。200拾6年47新疆大学轿信息科学温与工程学若院雷<数字电毅路课题组臭>图8.6校.5XC2弓064中CLB的3种忠组态（a）四变量任雷意函数瞎（b）两个三变组量任意函绪数（c）五变量逻功辑函数200秤6年48新疆大学熔信息科学戴与工程学刷院畜<数字电渠路课题组计>图8.6含.6滋二变轰量通用逻蔑辑模块的刚原理图200扑6年49新疆大学典信息科学乞与工程学督院叛<数字电扒路课题组咽>图8.骡6.7XC20鸭64中CLB的存储朝电路200惯6年50新疆大学穿信息科学堪与工程学合院说<数字电遍路课题组贯>8.6抚.3么FPG丹A的助互连资这源为了能将名FPGA桌中数目很蜘大的CL野B和IO猎B连接成琴各种复杂蚂的系统，郊在布线饿区布置昼了丰富恨的连线堆资源。摄这些互趟连资源彼可以分为内三类，宗既金属耳线，开洲关矩阵既SM和授可编程晋接点P代IP。在图8魄.6.珍8中出赞了这些沈互连资便源的布厌局状况肯。图8.墙6.8FPG柳A内部的互群连资源200酒6年51新疆大杀学信息糠科学与致工程学洽院运<杠数字电肾路课题泉组>图8.6誓.9涌开关恢矩阵和可场编程连接钥点图8.敬6.9交中给出炉了开关鼻矩阵和底可编连积接点的欠布置图偶。开关劝矩阵的怕作用如回同一个桌可以实宇现多根授导线转凡接的接炒线盒，泉通过对垦开关矩巨阵编程若，可以月将来自婆任何方单向上的岂一根导鹊线上。趣图8.样6.9霸中列出管了开关唱矩阵在司不同编厨程情况膊下的连俘接状态艇。2006半年52新疆大苹学信息朽科学与宪工程学乒院齿<疮数字电夏路课题湾组>图8.6德.10克利索用水平和键垂直通用乞连线和开返关矩阵实傲现连接图8.破6.1顺0中以增粗线示萌出了经所过编程查后的一晚种线情呀况，C仿LB（阻1）输厦出X经雅过开关认矩阵分鸭别送到技了CL兰B9（纹2）的疑D端，病CLB壁（3）旧的A端算和CL傍B（4因）的C端睁。200所6年53新疆大学叶信息科学锁与工程学煤院刘<数字电帝路课题组伤>图8.6缓.11辰用趴直接连线隙实现连接为了减少所传输延迟时间和凉简化编削程，在相邻的拦CLB中抖还设置了直铁接连线，如图所肌示。200睡6年54新疆大厕学信息门科学与员工程学旱院笨<抱数字电侍路课题婶组>8.6认.4陈编肌程数据扬的装载装编程软数据写黑入FPG汤A内部编程臣数据存储腰器称为装长载。整个勤装载过程卵是FPG值A内的控悼制电路休操作下艇自动进抽行的。博下面仍吸以XC2逢000系列FPG税A为例，遥说明装死载的过面程。装载过程段接通电源榨后自动开龙始，也可责以由外加乘控制信号抹启动。编旗程数据通榴常存放在招一个EPR庭OM中，也叨可以存唱放在计汁算机的拥存储器志中。装荷载的操畏作有不里同模式归，由模撕式选择南信号指定，竿有主，争从模式舍之分和效数据并遗行输入腊，串行锅输入模纲式之分盆。200严6年55新疆大学决信息科学领与工程学侧院议<数字电您路课题组碑>图8.6静.12XC20泽64的主并护装载模秆式（a）电路接迷法座（b）写入数据骡的时序图图（a）是“主株并模式虚”装载渔的电路决图，编睬程数据实现盟已存入EPRO柴M中。2006羡年56新疆大学贩信息科学蛇与工程学餐院节<数字电阴路课题组粉>图8.6逮.13置石英晶体彩振荡器电药路200巡寿6年57新疆大学伙信息科学航与工程学吹院栏<数字电株路课题组袄>图8.6纸.14装载过程摆的流程图200瞎6年58新疆大口学信息艺科学与律工程学她院腹<邮数字电通路课题头组>8.7戏PL竭D的编程随着PL隙D集成度正的不断提裙高，PL缸D的编程订也日益复杂课，设计的弱工作量也辅越来越大贤。在这种骄情况下，装PLD已的编程号工作必伤须在开弄发系统卸的支持谅下才能完咏成。为渡此，一酱些PL洪D的生厦产商和谎软件公决司相继研制织成了各种煎功能完善慨，高效率浸的PLD俱开发系统。其缴中一些系才统还具有燥较强的通蜡用性，可秤以支持不次同厂家抗生产的绘，各种灰型号的是PAL暴，GA得L，EPLD冲，FPG涌A产品开渐发。PLD开敢发系统包胞括软件和叼硬件俩部野分。开发系统厨软件是指贞PLD专蚂用的编程圾语言和相应的汇目编程序开或编译宽程序。社开发系译统软件衡大体上可以分趋为汇编型览，编译型寻和原理图蚕收集型三种。2006载年59新疆大学汉信息科学泼与工程学夺院蛋<数字电矩路课题组役>8.8油在系广统可编傲程逻辑开器件（ISP阻－PL施D）图8.暑8.1isp蛮GAL央16z合8的电路筐结构框巾图图8.8港.2isp逃GAL艘16z探8编程操敢作流程朵图图8.8顿.3isp危LSI歌103搏2的电路结舱构框图图8.8居.4isp泥LSI程103木2的逻辑功朋能划分框丑图图8.鞋8.5马通灿用逻辑局模块（GLB敲）的电路吩结构图8.铺8.6GLB的其它几来种组态模塌式（a）高速旁床路模式返（b）异或逻辑模式岩（c）单乘积岩项模式图8.棉8.7柜输涝入/输夜出单元贿（IOC纪）的电路结跟构图8.汪8.8IOC的各种号组态图8.8巾.9isp荷LSI器件的鼠编程接液口图8.死8.1而0isp剃GDS巷22的结构滚框图图8.8洞.11isp辱GDS炮22的输入/勇输出单的元（IOC厘）2006患年60新疆大屡学信息揭科学与规工程学投院子<址数字电奥路课题棍组>图8.尤8.1ispG埋AL16绒z8的电路结概构框图返回200吓6年61新疆大学闹信息科学键与工程学准院简<数字电黑路课题组跪>图8.枯8.2ispG素AL16厕z8编程操皱作流程柜图返回200泻6年62新疆大学区信息科学旨与工程学挖院婆<数字电阔路课题组免>图8.8燃.3ispL荡SI10圣32的电路喝结构框女图返回200鉴6年63新疆大学棉信息科学捡与工程学些院迅<数字电拉路课题组榴>图8.8都.4ispL绒SI10逆32的逻辑寄功能划苦分框图返回2006季年64新疆大援学信息勾科学与叔工程学栏院蚕<三数字电傅路课题亩组>图8.8直.5借通用逻辑秩模块（GLB壶）的电路结梨构返回200脚6年65新