FPGA-VERILOG-PID控制主要内容

PID算法及其FPGA实现PID控制器结构清晰，参数可调，适用于各种控制对象，PID控制器的核心思想是针对控制对象的控制需求，建立描述对象动态特性的数学模型，通过PID参数整定实现在比例，微分，积分三个方面参数调整的控制策略来达到最佳系统响应和控制效果，式子如下：在数字控制系统中，PID控制规律的实现必须用数值逼近的方法。当采样周期相当时，用求和代替积分、用后向差分代替微分，使模拟PID离散化变为差分方程。式子3.8就是我们的位置式PID算法：下面就是我们要实现上式PID算法。PID的FPGA实现：得到：Verilog实现：viewplaincopytoclipboardprint?`timescale

1ns

/

1ps

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//

Company:

//

Engineer:

//

//

Create

Date:

21:02:51

05/14/2014

//

Design

Name:

//

Module

Name:

pid

//

Project

Name:

//

Target

Devices:

//

Tool

versions:

//

Description:

//

//

Dependencies:

//

//

Revision:

//

Revision

0.01

-

File

Created

//

Additional

Comments:

//

//////////////////////////////////////////////////////////////////////////////////

module

pid(

input

clk,

.a

(

s1

),

.b

(

s2

),

.s

(

uk_wire[16:0]

),

.clk

(clk)

);

endmodule

Testbench：viewplaincopytoclipboardprint?`timescale

1ns

/

1ps

////////////////////////////////////////////////////////////////////////////////

//

Company:

//

Engineer:

//

//

Create

Date:

21:34:28

05/14/2014

//

Design

Name:

pid

//

Module

Name:

J:/xilinx_project/pid/test.v

//

Project

Name:

pid

//

Target

Device:

//

Tool

versions:

//

Description:

//

//

Verilog

Test

Fixture

created

by

ISE

for

module:

pid

//

//

Dependencies:

//

//

Revision:

//

Revision

0.01

-

File

Created

//

Additional

Comments:

//

////////////////////////////////////////////////////////////////////////////////

module

test;

//

Inputs

reg

clk;

reg

rst_n;

reg

[8:0]

error;

//

Outputs

wire

[16:0]

uk;

//

Instantiate

the

Unit

Under

Test

(UUT)

pid

uut

(

.clk(clk),

.rst_n(rst_n),

.error(error),

.uk(uk)

);

initial

begin

//

Initialize

Inputs

clk

=

0;

rst_n

=

0;

error

=

0;

//

Wait

100

ns

for

global

reset

to

finish

#40

rst_n=1;

#20

error=9'b001111111;

#200

error=9'b000111111;

#200

error=9'b000011111;

#200

error=9'b000001111;

#200

error=9'b000000111;

#200

error=9'b000000011;

#800

error=0;

#200

error=9'b111000000;

#200

error=9'b111110000;

#200

error=9'b111111111;

#800

error=0;

//

#200

error=9'b100000001;

//

Add

stimulus

here

end

always

#10

clk=~clk;

endmodule

中途中mult的实现可以使用LUT或者DSP资源（上一篇博客也有说）另外在modelsim安装和编译xilinx库时，后面那个是在modelsim建立工程才要指定的，我这里是直接从xilinx中启动modelsimse的，（前提是要将xilinx的编译库添加进modelsim）。Project-》designpropertiesEdit-》PreferencesProcess-》ProcessProperties仿真结果：不同于altera-modelsi