第6章CMOS集成电路制造工艺

第6章CMOS集成电路制造工艺第一页，共92页。第6章CMOS集成电路制造工艺6.1CMOS工艺6.2CMOS版图设计6.3封装技术第二页，共92页。木版年画画稿刻版套色印刷3第三页，共92页。半导体芯片制作过程4第四页，共92页。硅片（wafer）的制作5第五页，共92页。掩模版（mask,reticle）的制作6第六页，共92页。外延衬底的制作7第七页，共92页。集成电路加工的基本操作1、形成薄膜（二氧化硅、多晶硅、金属等薄层）2、形成图形（器件和互连线）3、掺杂（调整器件特性）8第八页，共92页。1、形成图形半导体加工过程：将设计者提供的集成电路版图图形复制到硅片上光刻与刻蚀：半导体加工水平决定于光刻和刻蚀所形成的线条宽度9第九页，共92页。光刻（photolithography）10第十页，共92页。曝光（exposure）11第十一页，共92页。刻蚀（etch）12第十二页，共92页。光刻的基本原理

13第十三页，共92页。正胶和负胶的差别14第十四页，共92页。2、薄膜形成：淀积15第十五页，共92页。2、薄膜形成：氧化16第十六页，共92页。3、掺杂：扩散和注入17第十七页，共92页。从器件到电路：通孔18第十八页，共92页。从器件到电路：互连线19第十九页，共92页。从器件到电路：多层互连20第二十页，共92页。从器件到电路：多层互连21第二十一页，共92页。从硅片到芯片：加工后端22第二十二页，共92页。从硅片到芯片：加工后端23第二十三页，共92页。从硅片到芯片：加工后端24第二十四页，共92页。6.1CMOS工艺6.1.1基本工艺步骤6.1.2n阱CMOS工艺流程6.1.3硅基CMOS中的闩锁效应6.1.4先进的CMOS工艺第二十五页，共92页。6.1.1基本工艺步骤(1)氧化CMOS集成电路中SiO2层的主要作用：做MOS晶体管的栅绝缘介质；做杂质扩散和离子注入的掩蔽层和阻挡层；做MOS晶体管之间的隔离介质；做多晶硅、金属等互连层之间的绝缘介质；做芯片表面的钝化层。热氧化法：干氧、湿氧、干氧-湿氧-干氧交替氧化第二十六页，共92页。6.1.1基本工艺步骤(2)淀积通过物理或化学的方法把另一种物质淀积在硅片表面形成薄膜(低温)。物理气相淀积(PhysicalVaporDeposition，PVD)蒸发溅射化学气相淀积(ChemicalVaporDeposition，CVD)第二十七页，共92页。6.1.1基本工艺步骤(3)光刻和刻蚀把掩膜版上的图形转移到硅片。①生长一层SiO2薄膜；②在硅表面均匀涂抹一层光刻胶(以负胶为例)；③盖上掩膜版进行光照，使掩膜版上亮的(Clear)区域对应的光刻胶被曝光，而掩膜版上暗的(Dark)区域对应的光刻胶不能被曝光。第二十八页，共92页。6.1.1基本工艺步骤(3)光刻和刻蚀④把未被曝光的胶去掉，显影后掩膜版上的图形转移到光刻胶上；⑤采用湿法刻蚀或干法刻蚀去除没有光刻胶保护的SiO2；⑥去除残留在硅片上的所有光刻胶，完成版图图形到硅片图形的转移。第二十九页，共92页。6.1.1基本工艺步骤(3)光刻和刻蚀光刻胶负胶：曝光前可溶于某种溶液而曝光后变为不可溶；正胶：曝光前不溶于某种溶液而曝光后变为可溶；通常正胶的分辨率高于负胶。第三十页，共92页。6.1.1基本工艺步骤(4)扩散和离子注入在硅衬底中掺入杂质原子，以改变半导体电学性质，形成pn结、电阻、欧姆接触等结构。扩散：杂质原子在高温下克服阻力进入半导体，并缓慢运动。替位式扩散、间隙式扩散离子注入：将具有很高能量的带电杂质离子射入硅衬底中。需高温退火第三十一页，共92页。6.1CMOS工艺6.1.1基本工艺步骤6.1.2n阱CMOS工艺流程6.1.3硅基CMOS中的闩锁效应6.1.4先进的CMOS工艺第三十二页，共92页。6.1.2n阱CMOS工艺流程两种器件需要两种导电类型的衬底。在n型衬底上形成p阱，把NMOS管做在p阱里；或在p型衬底上形成n阱，把PMOS管做在n阱里。第三十三页，共92页。6.1.2n阱CMOS工艺流程①准备硅片材料p型<100>晶向硅片②形成n阱热氧化，形成掩蔽层光刻和刻蚀，开出n阱区窗口离子注入并高温退火，形成n阱第三十四页，共92页。6.1.2n阱CMOS工艺流程③场区隔离局部氧化(LocalOxidationofSilicon，LOCOS)工艺利用有源区掩膜版进行光刻和刻蚀，露出场区场区注入去除光刻胶，场区热生长一层厚的氧化层去除有源区上的保护层场区和有源区的氧化层台阶降低，平整度提高。第三十五页，共92页。6.1.2n阱CMOS工艺流程④形成多晶硅栅热氧化生长栅氧化层→CVD淀积多晶硅并离子注入→光刻和刻蚀⑤源漏区n+/p+注入利用同一n+掩膜版，采用负胶和正胶进行两次光刻和刻蚀，分别进行n+注入和p+注入。第三十六页，共92页。6.1.2n阱CMOS工艺流程⑥形成接触孔CVD淀积绝缘层→光刻和刻蚀形成接触孔⑦形成金属互连淀积金属层→光刻和刻蚀形成金属互连第三十七页，共92页。6.1.2n阱CMOS工艺流程⑧形成钝化层淀积Si3N4或磷硅玻璃→光刻和刻蚀，形成钝化图形铝栅工艺：源(或漏)区与栅之间形成缺口，无法形成连续的沟道。硅栅工艺：“自对准”第三十八页，共92页。6.1CMOS工艺6.1.1基本工艺步骤6.1.2n阱CMOS工艺流程6.1.3硅基CMOS中的闩锁效应6.1.4先进的CMOS工艺第三十九页，共92页。6.1.3硅基CMOS中的闩锁效应寄生晶体管Q1、Q2，寄生电阻Rnw、Rsub构成等效电路Q1和Q2交叉耦合形成正反馈回路电流在Q1和Q2之间循环放大VDD和GND之间形成极大的电流，电源和地之间锁定在一个很低的电压(维持电压Vh)第四十页，共92页。6.1.3硅基CMOS中的闩锁效应发生闩锁效应后VDD和GND之间的电流-电压特性防止闩锁效应的方法：提高阱区和衬底掺杂浓度；加n+和p+保护环；采用p-外延工艺；采用SOI(SiliconOnInsulator)CMOS工艺。第四十一页，共92页。体硅CMOS中的闩锁效应42第四十二页，共92页。闩锁效应:等效电路Q1Q2Q3Q4VoutVoutRwRs43第四十三页，共92页。防止闩锁效应的措施减小阱区和衬底的寄生电阻降低寄生双极晶体管的增益使衬底加反向偏压加保护环用外延衬底采用SOICMOS技术

44第四十四页，共92页。抑制闩锁效应：1、减小寄生电阻2、降低寄生晶体管增益3、衬底加反向偏压45第四十五页，共92页。4、保护环46第四十六页，共92页。5、外延衬底47第四十七页，共92页。6.1CMOS工艺6.1.1基本工艺步骤6.1.2n阱CMOS工艺流程6.1.3硅基CMOS中的闩锁效应6.1.4先进的CMOS工艺第四十八页，共92页。深亚微米CMOS结构和工艺49第四十九页，共92页。

深亚微米CMOS工艺的主要改进浅沟槽隔离双阱工艺非均匀沟道掺杂

n+/p+两种硅栅极浅的源漏延伸区硅化物自对准栅-源-漏结构多层铜互连50第五十页，共92页。1、浅沟槽隔离

常规CMOS工艺中的LOCOS隔离的缺点表面有较大的不平整度鸟嘴使实际有源区面积减小高温氧化热应力也会对硅片造成损伤和变形浅沟槽隔离的优势占用的面积小，有利于提高集成密度不会形成鸟嘴用CVD淀积绝缘层从而减少了高温过程

51第五十一页，共92页。浅沟槽隔离（STI）光刻胶氮化硅（a）（b）（c）（d）52第五十二页，共92页。STI抑制

窄沟效应53第五十三页，共92页。2、外延双阱工艺

常规单阱CMOS工艺，阱区浓度较高，使阱内的器件有较大的衬偏系数和源、漏区pn结电容

采用外延双阱工艺的好处由于外延层电阻率很高，可以分别根据NMOS和PMOS性能优化要求选择适当的n阱和p阱浓度做在阱内的器件可以减少受到α粒子辐射的影响外延衬底有助于抑制体硅CMOS中的寄生闩锁效应

54第五十四页，共92页。3沟道区的逆向掺杂和环绕掺杂结构沟道掺杂原子数的随机涨落引起器件阈值电压参数起伏，因此希望沟道表面低掺杂；体内需要高掺杂抑制穿通电流逆向掺杂技术利用纵向非均匀衬底掺杂，抑制短沟穿通电流环绕掺杂技术利用横向非均匀掺杂，在源漏区形成局部高掺杂区55第五十五页，共92页。逆向掺杂逆向掺杂杂质分布0.25um工艺100个NMOS器件阈值电压统计结果器件阈值分布的标准差减小56第五十六页，共92页。逆向掺杂：

Delta沟道技术PMOS沟道区As离子注入NMOS注硼，硼的氧化增强扩散效应影响杂质分布Delta沟道技术可以获得较陡峭的纵向低－高掺杂分布57第五十七页，共92页。横向沟道工程：HALO掺杂结构横向高掺杂区可以抑制源漏pn结耗尽区向沟道内的扩展，减小短沟效应Halo结构可以利用大角度注入实现58第五十八页，共92页。横向沟道工程：POCKET掺杂结构59第五十九页，共92页。4、n＋、p＋两种硅栅

在CMOS电路中希望NMOS和PMOS的性能对称，这样有利于获得最佳电路性能使NMOS和PMOS性能对称很重要的一点是使它们的阈值电压绝对值基本相同

在同样条件下，如果NMOS和PMOS都选用n+硅栅，则PMOS的负阈值电压绝对值要比NMOS的阈值电压大很多PMOS采用p＋硅栅减小其阈值电压的绝对值，从而获得和NMOS采用n＋硅栅对称的性能60第六十页，共92页。5、SDE结构

减小源漏区结深有利于抑制短沟效应。问题：简单地减小源、漏区结深将使源、漏区寄生电阻增大造成MOS晶体管性能退化!解决办法：使用SDE结构，在沟道两端形成极浅的源、漏延伸区。61第六十一页，共92页。SDE结深减小趋势62第六十二页，共92页。6、硅化物自对准结构

在栅极两侧形成一定厚度的氧化硅或氮化硅侧墙，然后淀积难熔金属并和硅反应形成硅化物作用：减小多晶硅线和源、漏区的寄生电阻；减小金属连线与源、漏区引线孔的接触电阻硅化物同时淀积在栅电极上和暴露的源、漏区上，因此是自对准结构63第六十三页，共92页。7、铜互连

铜比铝的电阻率低40％左右。用铜互连代替铝互连可以显著减小互连线的寄生电阻从而减小互连线的RC延迟铜易于扩散到硅中，会影响器件性能；铜还会对加工设备造成污染，因此铜互连不能用常规的淀积和干法刻蚀方法形成铜互连技术特点：显著减小互连线的寄生电阻与低k介质材料结合减小寄生电容，提高电路性能需要特殊的工艺技术：“镶嵌”（大马士革）技术和化学机械抛光技术64第六十四页，共92页。常规互连和镶嵌工艺比较

氧化层光刻胶金属65第六十五页，共92页。采用铜互连可以减少连线层数66第六十六页，共92页。

先进深亚微米CMOS工艺过程

67第六十七页，共92页。

先进深亚微米CMOS工艺过程（续）

68第六十八页，共92页。90nmCMOS技术平台的主要指标

参数一般器件低功耗器件低阈值常规阈值低阈值常规阈值电源电压VDD(V)1.01.01.21.2LG≤70≤90Tox(nm)1.62.1NMOSIon(uA/um)640520540415NMOSIoff(nA/um)1010.40.01NMOSJG(A/cm2)20.005PMOSIon(uA/um)280215250170PMOSIoff(nA/um)1010.40.01PMOSJG(A/cm2)10.00269第六十九页，共92页。第6章CMOS集成电路制造工艺6.1CMOS工艺6.2CMOS版图设计6.3SOI工艺第七十页，共92页。违背版图设计规则的结果71第七十一页，共92页。6.2CMOS版图设计版图设计规则代表了一种容差要求，这种容差要求可保证最高的成品率。(1)以λ为单位的设计规则版图设计中各种几何尺寸限制约定为λ的倍数；根据不同的工艺分辨率，给出相容的λ值；版图设计可以独立于工艺和实际尺寸。图形层次设计规则内容几何尺寸要求n阱NW1－最小宽度10λNW2.1－等电位n阱最小间距6λNW2.2－不等电位n阱最小间距9λ有源区AA1－最小宽度3λAA2－最小间距3λAA3－n阱内p+有源区到n阱边界最小间距5λAA4－n阱外n+有源区与n阱最小间距5λ第七十二页，共92页。6.2CMOS版图设计(1)以λ为单位的设计规则图形层次设计规则内容几何尺寸要求多晶硅GT1－最小宽度2λGT2－最小间距2λGT3－伸出有源区外的最小长度2λGT4－硅栅到有源区边界的最小距离3λGT5－与有源区的最小外间距1λ注入框SN1－最小宽度5λSN2－最小间距2λSN3－对有源区的最小覆盖2λ接触孔CT1×CT1－最小接触孔面积2λ×2λCT2－最小间距2λCT3－有源区或多晶硅对接触孔的最小覆盖1.5λCT4－有源区接触孔到多晶硅栅的最小间距2λCT5－多晶硅接触孔到有源区的最小间距2λCT6－金属对接触孔的最小覆盖1λ金属M1－最小线宽3λM2－最小间距3λ第七十三页，共92页。6.2CMOS版图设计(2)以微米为单位的设计规则每个尺寸之间没有必然的比例关系，各尺寸之间可以独立选择；灵活性大，针对性强；通用性差。图形层次设计规则内容几何尺寸要求n阱NW1－最小宽度0.6μmNW2－等电位n阱最小间距0.6μmNW3－不等电位n阱最小间距1.2μm有源区AA1－最小宽度0.15μmAA2－最小间距0.2μmAA3－n阱内p+有源区到阱边界最小间距0.3μmAA4－n阱外n+有源区与阱最小间距0.3μmAA5－n阱至阱外p+区的最小间隔0.3μmAA6－n阱至阱外n+区的最小间隔0.3μm第七十四页，共92页。6.2CMOS版图设计(2)以微米为单位的设计规则图形层次设计规则内容几何尺寸要求多晶硅GT1－最小宽度0.13μmGT2－最小间距0.18μmGT3－伸出有源区外的最小长度0.18μmGT4－有源区外多晶硅与有源区边界的最小距离0.25μmGT5－有源区上多晶硅与有源区边界的最小距离0.20μmGT6－与有源区的最小外间距0.07μm注入框SN1－最小宽度0.3μmSN2－最小间距0.3μmSN3－对有源区的最小覆盖0.18μm接触孔CT1×CT1－最小面积0.16μm×0.16μmCT2－最小间距0.18μmCT3－有源区或多晶硅对接触孔的最小覆盖0.07μmCT4－有源区接触孔到多晶硅栅的最小间距0.1μmCT5－多晶硅接触孔到有源区的最小间距0.15μmCT6－金属对接触孔的最小覆盖0.05μm第七十五页，共92页。6.2CMOS版图设计(2)以微米为单位的设计规则图形层次设计规则内容几何尺寸要求金属Mn1－最小线宽0.16μmMn2－最小间距0.18μm通孔Vn1×Vn1－最小面积0.18μm×0.18μmVn2－最小间距0.2μmVn3－金属对通孔的最小覆盖0.05μm压焊块PA1－最小面积60μm×60μmPA2－最小间距90μm第七十六页，共92页。6.2CMOS版图设计第七十七页，共92页。6.2CMOS版图设计四输入与门版图与版图设计规则所对应的相关尺寸版图设计完成后，需要进行设计规则检查(DesignRuleCheck，DRC)。第七十八页，共92页。第6章CMOS集成电路制造工艺6.1CMOS工艺6.2CMOS版图设计6.3SOI工艺第七十九页，共92页。2.3.2SOICMOS基本工艺SOI结构SOI工艺SOI优点80第八十页，共92页。SOICMOS结构

1.体区和衬底隔离。体电位是浮空会引起浮体效应。需专门设计体区的引出端。2.衬底相对沟道区也相当于一个MOS结构，因此也把SOIMOSFET的衬底又叫做背栅,是五端器件。81第八十一页，共92