第三章组合电路的和设计

第三章组合电路的分析和设计3.1组合逻辑电路的特点3.3小规模组合逻辑电路的设计3.4组合逻辑电路的冒险3.5常用的中规模组合逻辑电路与应用3.2组合逻辑电路的分析输入逻辑关系：Fi=fi(X1，X2，…，Xn)（i=1，2，…，m）结构：由逻辑门构成；不含记忆元件；输出到输入无反馈回路；输出组合逻辑电路（简称组合电路）：任一时刻电路的输出只与当时的输入有关，而与电路过去的输入无关。3.1组合逻辑电路的特点3.2组合逻辑电路的分析分析目的：1、了解逻辑电路的功能，即输出函数与输入变量之间的关系。2、验证设计的正确与否。分析方法：逐级注释法。从输入开始逐级写出门的输出逻辑表达式，并利用逻辑代数的一些基本运算定律求出简化表达式，直到求得整个电路的输出表达式。逻辑电路图逻辑表达式最简表达式电路功能描述真值表分析过程：组合逻辑电路的分析举例例：分析如图所示逻辑电路异或门组合逻辑电路的分析例3.2.2例3.2.2分析如图所示电路的逻辑功能。P1P2P3P4P5组合逻辑电路的分析例3.2.2P1P2P3P4P5组合逻辑电路的分析例3.2.2列出真值表电路逻辑功能描述：输入变量取值组合中，1的个数为奇数时，输出函数值为1。11110000三变量奇偶校验电路组合逻辑电路的分析例3.2.3例3-3：分析如图所示混和逻辑电路，写出表达式。同时使用正、负两种逻辑，称为混合逻辑。只含一种逻辑称为单一逻辑。负与门组合逻辑电路的分析例3.2.3）混合逻辑处理方法：1、任何输入或输出线的小圈去掉（或加上），则相应变量或函数取非。2、在一个门的输入、输出端同时加上或消去小圈，则门的主体逻辑符号改变，“与”变“或”，“或”变“与”。异或门3.3小规模组合逻辑电路的设计组合电路的设计小规模（SSI）中规模（MSI）大/超大规模（LSI/VLSI）追求目标：所用门最少追求目标：所用集成块最少组合电路的设计就是根据逻辑功能的要求，设计出实现该功能的最优逻辑电路。3.2小规模组合电路的设计文字描述真值表逻辑表达式简化变换逻辑电路图设计步骤：标准表达式根据限定使用的门电路的类型进行变换和化简不同输入变量形式下如何进行设计？多输出函数如何进行设计？采用SSI芯片如何进行设计？指定所用门的类型时如何进行设计？只提供原变量，无反变量，称为单轨入。既提供原变量也提供反变量，称为双轨入。3.3.1由设计要求列真值表关键是确定什么是逻辑变量，什么是逻辑函数，以及变量与函数分别代表的状态，找出变量与函数之间的因果关系，最后列出真值表。以起因为逻辑变量将结果定为输出函数3.3.1由设计要求列真值表例3.3.1有一火灾报警系统，设有烟感、温感和紫外光感三种类型的火灾探测器。为了防止误报警，只有当两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号。作出真值表。三个变量（起因）紫外光感探测器发出火灾信号C=1烟感探测器发出火灾信号A=1温感探测器发出火灾信号B=1报警控制信号F=1一个函数（结果）3.3.1由设计要求列真值表紫外光感探测器发出火灾信号C=1烟感探测器发出火灾信号A=1温感探测器发出火灾信号B=1当两种或两种以上的探测器发出火灾探测信号时，报警系统才产生报警控制信号。报警控制信号F=111100001通常按自然二进制码的规律排列3.3.2、逻辑函数的两级门实现双轨入时，一般采用两级与非门或两级或非门电路来实现。实际中可以根据现有器件情况和电路的复杂程度来选择是用与非门还是用或非门。1、两级与非门电路的实现要求直接根据最简与或式画逻辑电路图最简与或表达式最简与非-与非表达式1、两级与非门电路的实现例3.3.2例3-5：试用两级与非门实现下面的函数：F（A，B，C，D）=∑m（0，1，4，5，8，9，10，11，14，15）作函数的卡诺图，化简函数为最简与或式，画出电路图。解：00011110000111101110111000110011ABCD&&&&2、两级或非门电路的实现由函数的最简或与表达式求出最简或非—或非表达式直接根据最简或与式画逻辑电路图最简或与表达式2、两级或非门电路的实现例3-5：试用两级或非门实现下面的函数：F（A，B，C，D）=∑m（0，1，4，5，8，9，10，11，14，15）作函数的卡诺图，化简函数为最简或与式，画出电路图。解：或非门实现更简单求或与式，圈0格。00011110000111101110111000110011ABCD3.3.3逻辑函数的三级门实现输入信号源不提供反变量，即单轨入时，组合电路如何设计？方法一：对每个输入变量增加一个非门，产生所需要的反变量。缺点：需要的门多，不经济。方法二：用阻塞法进行设计，节省器件。两种方法都需要三级门来实现设计。卡诺图的运算卡诺图相加F1（A,B,C）=m0+m1+m4F2（A,B,C）=m1+m3+m6F=F1（A,B,C）+F2（A,B,C）=m0+m1+m3+m4+m6C010001111010101000ABC010001111000011100ABC010001111010111100AB+=方法：对应小方格中的0、1按逻辑加的规则进行相加。卡诺图的运算卡诺图相乘F1（A,B,C）=m0+m2+m3+m6F2（A,B,C）=m1+m2+m4+m6F=F1（A,B,C）·F2（A,B,C）=m2+m6C010001111011010100ABC010001111001111000ABC010001111001010000AB·=两个序号不同的最小项的积为0方法：对应小方格中的0、1按逻辑乘的规则进行相乘。卡诺图的运算卡诺图的反演C010001111011000110ABC010001111000111001AB将原函数的卡诺图中的0换成1，1换成0。FFF（A,B,C）=m0+m2+m3+m51、阻塞逻辑卡诺图中的全0格称为0重心。卡诺图中的全1格称为1重心。0001111000011110ABCD0重心1重心1、阻塞逻辑0001111000011110ABCD凡是包含0重心的合并圈的积项都是用反变量标注的。凡是包含1重心的合并圈的积项都是用原变量标注的。ABDABCACDADACCA既不包含1重心也不包含0重心的合并圈的积项中既有原变量也有反变量。两个重心都包含的圈只有一个，即恒为1。BD1、阻塞逻辑为了用与非门来实现只有原变量输入的组合电路，在函数化简时就要围绕1重心来画合并圈。这样有可能不得不将0格画入圈中，这就需要将此0格扣除，方法是用要被扣除的最小项的非来乘合并圈所对应的积项，这就是阻塞逻辑，因为在其对应的输入组合下值为0，禁止了积项的输出，使积项受控制。1、阻塞逻辑C010001111000110010ABC010001111000110011ABC010001111011111110AB×=头部因子圈尾因子圈（阻塞圈）头部因子尾因子（阻塞因子）为使积项用原变量标注而围绕1重心画圈时，圈入的0格的扣除，就相当于乘以一个尾因子。阻塞逻辑就是利用扣除0格的方法，使积项受尾因子的控制。尾因子又叫阻塞项或禁止项。1、阻塞逻辑阻塞圈可以扩大，对结果没有影响。C010001111000110010ABC010001111000110011ABC010001111011111010AB×=阻塞圈的大小，主要考虑公用程度。1、阻塞逻辑阻塞圈可大可小，小可以到某个最小项，大可以超过头部因子圈。为保证非号内不再出现反变量，阻塞圈也应包含1重心。大的阻塞圈可以减少变量，但阻塞圈选大还是选小，应考虑阻塞圈的公用程度。2、用阻塞法设计三级与非电路步

骤作卡诺图，围绕1重心画头部因子圈，可以圈入0格。围绕1重心画阻塞圈将0格阻塞掉，阻塞圈可以包含1格，被阻塞掉的1格以后补上。注意阻塞圈尽可能公用。以最少的头部因子圈和最少的阻塞圈覆盖全部1格。写出表达式，画出逻辑电路图。用阻塞法设计三级与非电路举例例：设输入没有反变量，用三级与非门实现函数F=∑m

（3，4，5，6）C010001111000110110AB作卡诺图画头部因子圈和阻塞圈检查覆盖所有1格否写出表达式画逻辑电路图用阻塞法设计三级与非电路举例例设输入没有反变量，用三级与非门实现函数F（A，B，C，D）=∑m（1，5，7，8，9）00011110000111100010111001000000ABCD用阻塞法设计三级与非电路例3.3.3例3.3.3：设输入没有反变量，用三级与非门实现函数F（A，B，C，D）=∑m（1，2，3，4，6，9，12，14，15）00011110000111100101101010011101ABCD3、用阻塞法设计三级或非电路例3.3.10：设输入没有反变量，用三级或非门实现函数F（A,B,C,D）=∑m（0,2,4,7,8,10,12,14,15）00011110000111101111000001011011ABCD围绕0重心圈0格，阻塞1格。3.3.4组合电路实际设计中的几个问题多输出函数组合电路对应一种输入组合，有一组（多个）函数输出。常见多输出函数组合电路有编码器、译码器和全加器等。多输出函数组合电路设计追求的目标是：总体电路最简，而不是局部简化。多输出函数组合电路的设计以单输出函数电路设计为基础，考虑同一个逻辑门能为多个函数所公用，也就是利用公用项，以求总体电路所用门数最少，电路最简单。1、多输出函数的设计多输出函数组合电路的设计举例例：用与非门实现下列多输出函数：F1（A,B,C）=∑m（0,2,3）F2（A,B,C）=∑m（3,6,7）F3（A,B,C）=∑m（3,4,5,6,7）各个函数分别化简：C010001111011000100ABC010001111000010101ABC010001111000110111ABF1F2F3共需要7个门

多输出函数组合电路的设计举例C010001111011000100ABC010001111000010101ABC010001111000110111ABF1F2F3共需要6个门

多输出函数组合电路的设计用卡诺图分别对每个函数进行化简，用箭头连线表示出所有的公用圈。从相同的最小项开始，试着改变圈法，以求得更多的公用圈。改变圈法的原则：若改变圈法后总圈数减少（不同的圈圈数减少），则一定要改圈；若改圈后总圈数不变，则取大圈，以减少门的输入端；若改圈后总圈数增加，则不改圈。单个变量的圈不用改变圈法。多输出函数组合电路的设计例3.3.5例3.3.5用与非门实现下列多输出函数：F1（A,B,C,D）=∑m（2,4,5,10,11,13）F2（A,B,C,D）=∑m（4,10,11,12,13）F3（A,B,C,D）=∑m（2,3,7,10,11,12）F4（A,B,C,D）=∑m(0,1,4,5,8,9,10,11,12,13）如果各个函数分别化简，不考虑逻辑门的公用，需要14个门来实现电路。多输出函数组合电路的设计例3.3.500011110000111100100010100101010ABCD00011110000111100101000100100010ABCD00011110000111100001000011101010ABCD00011110000111101111111100100010ABCDF1F2F3F4单个变量的圈无须改圈多输出函数组合电路的设计例3.3.5需5个门需2个门需3个门需1个门共需要11个门，电路如教材P64图3.3.16所示。以上是一种传统的、以门为基本单元的设计方法，在实际中还需要结合所使用的器件灵活应用。2、采用SSI芯片时的设计设计条件：由芯片提供的门的个数和输入端数是一定的。设计追求目标：使用的芯片数目最少。设计注意：必须考虑输入端的数目，化简时有所侧重，并且须将函数表达式变换成与芯片种类相适应的形式。例3.3.6例3.3.6：试用74LS00实现下列函数：F（A,B,C,D）=∑m（2,3,6,7,8,9,10,11,12,13）00011110000111100011001111101110ABCD需三个二输入与非门和一个三输入与非门提公因子例3.3.6&&&&BCAF正好需要一片74LS003、指定门类型的设计如果设计限定必须使用某种类型的门电路，必须将函数表达式变换成与门电路类型相适应的形式。（1）与或表达式转为与非与非表达式例3.3.7将变为最简与非与非形式。00011110000111100001001100110011ABCD将最简与或表达式两次求反，再使用摩根定理。两次求反摩根定理化简（2）或与表达式转为或非或非表达式将最简或与表达式两次求反，再使用摩根定理。例3.3.8将变为最简或非或非形式。求对偶化简求对偶两次求反摩根定理（3）与或表达式转为与或非表达式方法:1、做卡诺图，用圈0的方法先求反函数的最简与或表达式；2、对求反，直接得到函数F的与或非表达式。例3.3.9求的与或非表达式。C010001111010101011AB（4）与或表达式转为或与表达式（5）与或表达式转为或非或非表达式在卡诺图上用圈0的方法即可得到最简或与表达式方法:先将与或表达式变为或与式，再两次求反，用摩根定理即可转为或非或非表达式。例3.3.10例3.3.10设输入不提供反变量，试用一片74LS00和一片74LS386（4个2输入异或门）实现全减器。1010-00111被减数A减数B差D0011110110000011全减器：考虑低位借位的减法器。101例3.3.10例3.3.10全减器电路2个异或门4个与非门需1片74LS00和1片74LS3863.3.5组合电路设计实例例3.3.11用或非门设计一个8421BCD码的四舍五入电路。00011110000111100010110101

ABCD半加器例3.3.12半加器、全加器的设计半加器：只考虑加数和被加数，不考虑低位进位的相加运算，即只实现两个数的相加，求得和数及向高位进位的逻辑部件，称为半加器。00101001半加器逻辑符号全加器用异或门及与或非门设计一位全加器1010+00111101被加数A加数B和S全加：考虑低位进位的加法1、列真值表2、化简和变换得到输出表达式。全加器有2个以上1，出1。奇数个1，出1。3、画电路图全加器全加器的逻辑符号四位二进制加法器C3S3S2S1S0=A3A2A1A0+B3B2B1B0例3.3.13用同或门、与非门和或非门设计一个两位二进制数码比较器。3.3.5组合电路设计实例文字描述真值表化简变换逻辑电路图1、分析题目的文字描述，作出真值表。四个变量二进制数A=A1A0

三个函数A>B:F1=1二进制数B=B1B0A=B:F2=1A<B:F3=1逻辑表达式例3.3.132、作卡诺图，化简函数。00011110000111100111001100000001A1A0B1B0=A1B1+（A1⊙B1）A0B0例3.3.1300011110000111100000100011101100A1A0B1B000011110000111101000010000010010A1A0B1B0F2=(A1⊙B1)(A0⊙B0)F3=A1B1+（A1⊙B1）A0B0F1=A1B1+（A1⊙B1）A0B0F2=F1+F3例3.3.13F3=A1B1+（A1⊙B1）A0B0F1=A1B1+（A1⊙B1）A0B0F2=(A1⊙B1)(A0⊙B0)F2=F1+F33、画逻辑电路图。需与非门、或非门和同或门例3.3.13F1=A1B1+（A1⊙B1）A0B0F2=(A1⊙B1)(A0⊙B0)F3=A1B1+（A1⊙B1）A0B0高位大者一定大，高位相同，低位大者较大。高、低位相等，两数相等。高位小者一定小，高位相同，低位小者较小。根据上述规律，可以递推得到多位数比较的表达式。F1(A>B)=A3B3+（A3⊙B3)A2B2+(A3⊙B3)(A2⊙B2)A1B1+(A3⊙B3)(A2⊙B2)(A1⊙B1)A0B0F2(A=B)

=(A3⊙B3)(A2⊙B2)(A1⊙B1)(A0⊙B0)例3.3.14例3.3.14：试用全加器及与非门设计一个一位8421BCD码加法器。1、分析题目，作出真值表。

九个变量被加数：A8A4A2A1

五个函数和:Y8、Y4、Y2、Y1加数：B8B4B2B1向高位的进位：C来自低位的进位C08421BCD码是用四位二进制数表示一位十进制数，前面曾经设计过四位二进制加法器，在本设计中是否可以利用一下已有的四位二进制加法器呢？例3.3.140100+001101110110+011111011000+1001100014+376+7138+917+011010011+011010111结果是BCD码结果不是BCD码结果不是BCD码修正：对大于9的结果再加6问题转变为给四位二进制加法器设计加6修正电路来实现8421BCD码加法器，因此要找出加6修正的规律，列写加6修正电路的真值表。结果是BCD码结果是BCD码例3.3.14

五个变量二进制加法器和：S8、S4、S2、S1

五个函数8421BCD码和:Y8、Y4、Y2、Y1向高位的进位C二进制加法进位CbC=0时无需修正，C=1时加0110修正。例3.3.14Cb=1时，C=1，Cb=0时C=∑m（10，11，12，13，14，15）用C来控制0110的加入，实现对S8、S4、S2、S1的修正，得到Y8、Y4、Y2、Y1。2、化简C的表达式。00011110000111100001000100110011S8S4S2S13、画逻辑电路图。一位8421BCD加法器逻辑电路图四位二进制加法器C=1时加0110修正3.4组合逻辑电路的冒险理想情况电路中的连线和逻辑门都没有延迟。电路的多个输入信号发生变化时都是同时瞬间完成的。实际情况信号通过逻辑门需要响应时间。信号的变化需要一定的过渡时间。多个信号发生变化时有先后快慢的差异。冒险逻辑冒险功能冒险不同的冒险，产生的原因不同，消除冒险的方法也不相同。3.4组合逻辑电路的冒险在A从0变为1的过程中，F出现了毛刺。在组合电路中，若某一个输入变量变化前后电路的输出是相同的，而在输入变量变化时可能出现瞬时的错误输出，这种冒险称为静态逻辑冒险。一、逻辑冒险与消除方法毛刺1、逻辑冒险F=AB+BC输入从111变为101。tpd2>tpd1+tpd3没有毛刺tpd2<tpd1+tpd3出现毛刺1、逻辑冒险由于逻辑门的传输时间具有一定的离散性，在实际中两种情况都有可能出现，因此，电路存在逻辑冒险现象。逻辑冒险是由传输时延造成的12、逻辑冒险稳态时输出1，输入变化瞬间输出0的冒险，称为偏1型冒险。稳态时输出0，输入变化瞬间输出1的冒险，称为偏0型冒险。2、逻辑冒险的检查与消除方法代数法卡诺图法方法比较繁琐，适用范围广，对两级（含）以上电路都适用。注意：不能对函数进行化简。方法简单，只适用于两级电路。（1）代数法找出同时以原变量和反变量的形式出现在函数表达式中的变量。消去式中其余变量而只留下被研究的变量，若得到下列两种形式，则说明存在逻辑冒险现象。F=A+AF=A·A偏1型逻辑冒险偏0型逻辑冒险消去其余变量的方法：将这些变量适当取值（积项取1，和项取0）代入式中。代数法判断逻辑冒险举例B存在原变量和反变量。消去A、C，令A=C=1。存在偏1冒险（1）代数法对应于积之和式的两级电路（包括与非门构成电路），只存在偏1型逻辑冒险。对应于和之积式的两级电路（包括或非门构成电路），只存在偏0型逻辑冒险。假设存在偏0型冒险在X变化前后，F=0，则各个积项都为0，F1、F2、F3中含有0因子，说明所有的积项都不可能瞬间出1，与假设相矛盾，所以不可能存在偏0冒险。（1）代数法消除逻辑冒险的方法：加冗余项F=AB+BC=

AB+BC+AC冗余项不含B，A=C=1时，针对可能造成冒险的变量加冗余项不存在逻辑冒险代数法判断逻辑冒险举例例3.4.1：试判断下面的函数是否存在逻辑冒险A、B、C、D均存在原反变量，各种情况都应考虑到。A变量：其反变量可以从第一或第二项得到，首先考虑从第一项出A的反变量，那么就要令B=C=1，D=0。存在偏1冒险加冗余项再考虑从第二项出A的反变量，那么就要令B=C=0，此时F的表达式中不会出现A的原变量，所以，不存在冒险。代数法判断逻辑冒险举例B变量：只可以从第三项得到B，令A=C=1，此时，F的表达式中不可能出现B的反变量，所以，不存在冒险。C变量：只可以从第二项得到C的反变量，令A=B=0，此时，F的表达式中不可能出现C，所以，不存在冒险。D变量：只可以从第四项得到D，令A=C=1，此时，F的表达式中不可能出现D的反变量，所以，不存在冒险。综上所述，只有在输入为B=C=1，D=0，而A变化时，存在偏1型冒险，因此只要加一个冗余项即可。（2）卡诺图法F=AB+BCC010001111000100111AB输入组合变化在一个合并圈内变化时，变化量不影响相应的合并项，只有变化是从一个圈到另一个圈时，变化量才会引起两个合并项的变化，此时，才会产生冒险。在只有一个变量变化的情况下，冒险只能发生在两个相邻圈之间。卡诺图判断法：若卡诺图上存在相切的合并圈，则存在逻辑冒险。合并圈与积项一一对应（2）卡诺图法C010001111000100111AB两个合并圈之间存在不被同一个合并圈包含的相邻最小项的关系称为相切。相切意味着变量会以原变量和反变量的形式存在。若相切的合并圈圈的是1，就是偏1型逻辑冒险；圈的是0，就是偏0型逻辑冒险；消除冒险的方法：加冗余圈AC例3.4.200011110000111101100100000111101ABCD从0110→1110存在逻辑冒险

加冗余圈合并圈与积项一一对应例3.4.2：试判断下面的函数是否存在逻辑冒险函数的最简不一定最佳,必要的冗余,反而可使电路工作增加可靠性。卡诺图法判断逻辑冒险举例例3-13：将下面的函数设计为无逻辑冒险的组合电路：00011110000111101000101111011100ABCD从0111→1111和0001→1001存在逻辑冒险

加冗余圈BCD增加两个门，获得电路的稳定性。电路如旧教材P144图3-29所示。卡诺图法判断逻辑冒险举例00011110000111101000101111011100ABCD例：用或非门将下面的函数设计为无逻辑冒险的电路：从0100→1100存在偏0型逻辑冒险。加冗余圈电路如旧教材P145图3-30所示。多级电路的逻辑冒险问题多级电路逻辑冒险的判断不能用卡诺图法，只能用代数法，并且不能对函数式进行化简。例：将下面的函数设计为无逻辑冒险的组合电路：四级门电路消去A、C、D，令A=C=0，D=1。偏0冒险加冗余项3.4.2功能冒险与消除方法在组合电路中，若有几个输入变量同时发生变化，且变化前后电路的输出是相同的，而在输入变量变化时可能出现瞬时错误输出，这种冒险称为静态功能冒险。00011110000111100101011101001101ABCD如图所示，当输入从0111→1101时，变化前后输出都是1，但A和C两个变量不可能绝对地同时变化，总会有先后差别。若C先变，不会发生瞬时错误。若A先变，会发生瞬时错误。变量发生变化的先后是随机的，因此存在冒险现象。瞬时输出0是由电路的功能决定的1、功能冒险输入从Ii变到Ij时产生功能冒险的条件：2、有P个（P≥2）变量同时发生变化；1、输入变量变化前后函数值相同。即F（Ii

）=F（Ij

）；3、由P个变量组合所构成的2P个格，既有1又有0。例3-14：判断下面卡诺图所示逻辑函数，当输入ABCD从0110→1100，1111→1010，0011→0100，1000→1101变化时，是否存在功能冒险。二、功能冒险与消除方法00011110000111100111111010000101ABCD0110→1100不存在冒险1111→1010存在冒险0011→0100存在冒险1000→1101不存在冒险A、C变化B、D变化B、C、D变化功能冒险是函数的逻辑功能决定的，不能在设计中消除。2、功能冒险的消除方法一：加选通脉冲，此法也适用于逻辑冒险。加选通脉冲出现时间与输入信号变化的时间错开，就可以抑制任何冒险脉冲的输出。加选通脉冲后，输出由电位信号变成了脉冲信号，有脉冲输出时表示电路在这一拍输出为1。毛刺毛刺2、功能冒险的消除选通脉冲加入的位置和极性的确定：与非门实现函数F=AB+CD正极性脉冲加在第二级2、功能冒险的消除或非门实现函数F=(A+B)(C+D)负极性脉冲加在第一级2、功能冒险的消除与或非门实现函数负极性脉冲加在一个与门上2、功能冒险的消除方法二：在对输出波形边沿要求不高的情况下，可以在输出端接一个几十到几百皮法的滤波电容CL，滤除毛刺。在输出端加小电容可以消除毛刺。但是输出波形的前后沿将变坏,只适用于低速电路，在对波形要求较严格时，应再加整形电路。CL3.4.4冒险消除方法的比较加冗余项：只能消除逻辑冒险，而不能消除功能冒险，适用范围有限。加取样脉冲：对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后才使输出有效。加滤波电容：使输出信号变坏，引起波形的上升、下降时间变长，不宜在中间级使用。3.4.4动态冒险在输入变化前后电路的输出不同，而在输入信号变化瞬间，输出不是变化一次而是变化三次或更高的奇数次，这种瞬间错误称为动态冒险。既有静态冒险，也有动态冒险。实际中，由于逻辑门延迟时间的惯性，动态冒险很少发生。存在动态冒险的电路也存在静态冒险。消除了静态冒险，动态冒险也自然消除。3.5常用的中规模组合电路与应用二、编码器与优先编码器三、译码器六、奇偶校验与可靠性编码四、数据选择器七、运算电路一、集成数码比较器五、数据分配器3.5常用的中规模组合电路与应用中规模集成电路（MSI）和大规模集成电路（LSI）的通用性、兼容性和扩展功能较强，其名称仅代表主要用途，不是全部用途。MSI和LSI封装在一个标准化的外壳内，对内部电路的了解是次要的，主要关心的是外部功能，通过查器件手册的引脚图、逻辑符号、功能表，了解其逻辑功能。3.5常用的中规模组合电路与应用

利用MSI和LSI进行逻辑设计时，逻辑设计和组件类型的选择有密切关系，因此必须熟悉这些组件的功能和使用方法。利用MSI和LSI进行逻辑设计时，以系统中芯片数目最少为技术和经济的最佳指标。要求熟悉中规模组件的功能和使用方法（外部功能）。灵活使用中规模组件进行逻辑设计。难点3.5.1集成数码比较器高位大者大，高位相等看低位；功能：能对两个相同位数的二进制数进行比较。四位数码比较器74LS85输出，高电平有效。级联输入比较规律四位相等看级联。S′E′G′输入a3为高位输入b3为高位比较器功能表集成数码比较器的使用1、用74LS85实现四位二进制数的比较G′=S′=0，E′=11ABS′E′G′输出集成数码比较器的使用2、用74LS85实现五位二进制数的比较高四位接数据输入端，最低位a0接G′，b0接S′。没有相等输出。相等时G′=S′=0或G′=S′=1。a4a3a2a1b4b3b2b1a0b0输出八位比较器方法一：位扩展（串行联接），用两片或多片4位比较器，低位的输出与高位的级联输入连接。注意：高低位的顺序不能接错。缺点：比较结果要经过两个芯片的延迟。3、当比较的位数超过四位（五位）时可以将两片或多片集成四位比较器拼接使用。高位低位24位串行比较器24位串行比较器串行联接的缺点：级数越多，延迟越长，比较速度越慢。…输出b0b1b2b3a0a1a2a3(a<b)I(a>b)(a=b)I(P<Q)(P=Q)(P>Q)010a0a1a2a3b0b1b2b3ICOMPb0b1b2b3a0a1a2a3(a<b)I(a>b)(a=b)I(P<Q)(P=Q)(P>Q)a4a5a6a7b4b5b6b7ⅡCOMPb0b1b2b3a0a1a2a3(a<b)I(a>b)(a=b)I(P<Q)(P=Q)(P>Q)a20a21a22a23b20b21b22b23VICOMPA>BA<BA=B高位低位24位并行比较器延迟：只有两级芯片的延迟。a23(a<b)(a>b)(a=b)(P<Q)(P=Q)(P>Q)b3a3VI…b0a0V(a>b)(a=b)(a<b)a3b3a2b2a1b1a0b0b23a22b22a21b21a20b20COMP(P<Q)(P=Q)(P>Q)a19b19COMPI(a>b)(a=b)(a<b)a3b3a2b2a1b1a0b0a3b3a2b2a1b1a0b0COMP(P<Q)(P=Q)(P>Q)

1Ⅱ~Ⅴ片接法相同A<BA>BA=B四位比较器五位比较器方法二：并行连接集成数码比较器的应用例3.5.1用数码比较器构成用8421BCD码表示的一位十进制数的四舍五入电路。四舍五入：小于等于4时输出为0，否则输出为1。18421BCD码输入F3.5.2编码器与优先编码器编码：在数字系统中对所处理的信息或数据赋予二进制代码的过程。编码器：完成编码工作的数字电路。m≤2nm-n编码器┆┆m位输入n位输出1、普通二—十进制编码器（C304）每个输入端接收一个代表十进制数的信号，输出为对应该十进制数的二进制编码，8421BCD编码器。缺点：任意一个时刻输入线中只允许有一个输入信号。2、优先编码器优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码，对级别较低的输入信号不予理睬。8线—3线优先编码器74148优先级别依次为输入输入低电平有效控制（使能）输入输出选通输出扩展输出输出为反码2、优先编码器正常编码禁止编码扩展输出端控制输入使能输出端YS在编码状态下，若无有效输入信号，则YS=0。在编码状态下，且有有效输入信号时编码输出为反码在禁止编码状态和无有效输入信号时编码器的功能扩展用8-3线优先编码器74148扩展成16线-4线编码器。11111111011111110111100111011是4（0100）的反码。

全为1，则YS1=0，片II工作，片I的输出全为1，F3=1，其余编码结果由片II的输入决定。编码器的功能扩展

中只要有一个为0，则YS1=1，片II不工作，片II的输出全为1，编码结果由片I的输入决定。0010是13（1101）的反码。11110010110111111高位选通输出与低位控制端连接实现优先编码。优先级别依次为：优先编码器的应用例3.5.2用一片74148和外加门构成8421BCD码编码器。8421BCD码编码器需要10个输入，4个输出，必须利用74148的使能输入端。A<8时，F3=0，编码器正常工作。A=8或9时，F3=1，编码器禁止编码。1018421码低三位01011001013.5.3译码器译码：编码的逆操作，将每个代码所代表的信息翻译过来，还原成相应的输出信息。n位输入m位输出m≤2n译码器m=2nm<2n二进制译码器二——十进制译码器数字显示译码器全译码器1、二进制译码器二至四线译码器m0m1m2m3二进制译码器又称为最小项译码器。输出高电平有效，称为高电平译码。输出低电平有效，称为低电平译码。Fi=mi集成三线至八线译码器3—8译码器(74LS138)输出低电平有效输入输出选通选通控制端的作用：A、抑制冒险B、扩展译码器的输入变量数集成三线至八线译码器只要SA=0，不管其它输入如何，电路输出均为1，电路处于禁止状态。只要SB、

SC中有一个为0，不管其它输入如何，电路也处于禁止状态。只有SA=1，

，电路才处于译码工作状态，有效的输出与输入的二进制码相对应。当SA=1，时：110011111111禁止工作111101111111111译码器的级联(4-16线译码器）两片74LS138组成的4线－16线译码器高位D=0，片2被禁止，片1工作。D=1，片1被禁止，片2工作。1011禁止工作1111111100译码器的级联同名数据端相连作为低位数据输入端，高位数据从选通端输入，保证每次只有一片工作，其余都被禁止。级联方法根据输出线数决定所需要的芯片数。例3.5.4用74LS138组成6线－64线译码器根据输出线数需要8个芯片，但输入线不够，所以再加一片译码器对高三位译码，其8个输出分别控制其余8片译码器的使能端，选择其中的一片工作。译码器的级联（6-64线译码器）1-8片的连接方法相同。0001110111111101111111111111110000101111111011111111111111110译码器的应用1、用作地址译码器或指令译码器。2、作数据分配器。1A2A1A0=000A2A1A0=001A2A1A0=111在相应的组合下输入为地址代码输出为存储单元的地址。D选中哪一路，输入数据D就送到哪一路，其余路保持为1。译码器的应用3、用译码器加上门电路可以实现任意的逻辑函数。译码器的输出与最小项（或最小项的非）相对应。例：用译码器和逻辑门实现函数F=∑m（0，3，4，7）。方法：低电平译码加与非门，高电平译码加或门。SA=1F=m0+m3+m4+m7正常工作状态译码器的应用例：用译码器和逻辑门实现全加器。Si=∑m（1、2、4、7）Ci=∑m（3、5、6、7）用译码器和逻辑门实现逻辑函数，方法简单，无须化简，电路工作可靠。正常工作状态2、二—十进制译码器C301BCD十进制译码器可以用作三八译码器高电平译码不用D=0时，f0~f7有一个输出；D=1时，f0~f7全为0，禁止态，无有效信号输出。使能端03、数字显示译码器8421BCD码常用的显示器件有发光二极管、数码管和液晶显示器等111111110000000高电平亮低电平亮译码结果，可驱动相应的显示器件显示正确的数字。共阳极数码管共阴极数码管译码驱动电路74LS48D、C、B、A：BCD码输入信号。a～g：译码输出，高电平有效。试灯信号灭零输入信号熄灭信号/灭零输出信号译码驱动电路74LS48试灯信号输入七段全亮灭零输入信号熄灭信号输入七段全灭不显示数字0灭零输出信号数字显示系统连接图不显示最高位和最低位的0，既显示清晰，又减少功耗。003.1403.14000.0000.03.5.4数据选择器数据选择器：从多路输入数据中选择其中的某一路输出，到底选择哪一路，由当时的地址信号决定。多输入一输出选择2位地址信号在n位地址信号的控制下，可以从m≤2n路输入信号中选择一路输出。数据选择器又称为多路选择器，简称MUX。1、基本功能8选1数据选择器74LS151使能地址输入数据输入互补输出8选1数据选择器74LS151Y=0，禁止状态。工作状态ST=0时，Y=0。ST=1时，A2A1A0=000A2A1A0=111双4选1数据选择器74LS153使能端输出端数据输入公用地址输入双4选1数据选择器74LS153Y=0，禁止状态。工作状态2、功能扩展例：试用双四选一数据选择器构成八选一选择器。（1）用一片双四选一数据选择器，实现八个输入端。（2）用使能端形成高位地址，实现三位地址。A2或门0禁止工作D3~D0之一1工作禁止D7~D4之一00A2A1A0=011Y=D3A2A1A0=111Y=D716选１数据选择器第一级分为四组，实现16选4第二级控制选择第一级中的一个，实现４选１。00110D1D5D9D13D9A3A2A1A0=1001Y=D91001A3A2A1A0=0110D2D6D10D14D6Y=D664选1数据选择器D0┆

D7D56┆

D63A2A1A0A5A4A3F189A=001000001000D0D8D56D82、数据选择器的应用（1）并—串转换电路将并行输入的数据转换成按时间前后排列成一串的串行信号输出。并行数据输入02、数据选择器的应用（2）实现逻辑函数数据选择器正常工作时的输出表达式为：mi为地址变量组合所对应的最小项。Di相当于最小项表达式中的系数。Di=1，则与之对应的最小项被列入函数式中，Di=0，则函数式将不包含与之对应的最小项。将函数的输入变量加在数据选择器的地址输入端上，在数据输入端加上适当的0、1值就可以实现组合逻辑函数。用数据选择器实现函数例：用８选１数据选择器实现三变量的奇检验电路。ＣＢＡ１Ｆ变量数＝地址端数时，根据函数的最小项表达式确定Ｄi的值。注意：使能端和变量高低位的接法。用数据选择器实现函数若变量数<地址端数，则使用低位地址端和低位数据端，不用的地址端和数据端接地。例：用８选１数据选择器实现异或和同或逻辑。ＢＡ１Ｆ1Ｆ2用数据选择器实现函数若变量数>地址端数，则多出来的变量要从数据端输入，因此数据输入Di将不再是简单的0或1，而是多出来的变量的函数。例：用４选１数据选择器实现三变量的奇检验电路。选ＡＢ作地址对比数据选择器的输出函数表达式用数据选择器实现函数ＢＡＣＦ当Ｄi的函数较复杂时，可以用卡诺图法进行设计。C01000111100

１10

１

００1AB根据地址变量的组合将原卡诺图画分为４个子卡诺图，在子卡诺图中划合并圈。又叫降维卡诺图m０m１m３m２Ｄ２Ｄ０Ｄ１Ｄ３用数据选择器实现函数选择地址变量的方法１、选函数中出现次数最多的变量。２、先假设一种选法，在卡诺图上看一下子卡诺图的情况再决定。例：用４选１数据选择器实现下面的函数：Ａ出现１次，Ｂ出现３次，Ｃ出现４次，Ｄ出现３次。地址变量可以选ＢＣ或ＣＤ。下面来比较地址变量选择ＡＢ和ＢＣ的设计结果。用数据选择器实现函数选择ＡＢ作地址变量0001111000011110０１０１１０1０００１１１０１１ABCDＤ２Ｄ０Ｄ１Ｄ３３个与非门２个与非门电路如旧教材P177图3-58所示共需要５个与非门画卡诺图划分子卡诺图在子卡诺图中画合并圈写Ｄi的表达式画逻辑电路图0001111000011110０１０１１０1０００１１１０１１ABCD用数据选择器实现函数选择ＢＣ作地址变量Ｄ２Ｄ０Ｄ１Ｄ３ＣＢＤＦＡ只需一个与非门选择合适的地址变量，得到最简单经济的设计方案。3.5.5数据分配器数据分配器是一路输入多路输出的逻辑部件，到底从哪一路输出，由当时的地址控制信号决定。一输入多输出分配２位地址双１线至４线数据分配器74LS155数据分配器的功能扩展可以利用使能端进行扩展。输出DA2禁止工作A0A1001D111工作禁止D1线至8线数据分配器数据分配器的应用数据分配器的数据端接地就成为译码器。译码器数据分配器使能端作D数据端接地1、作译码器00002、多路数据传输发送端，并—串接收端，串—并000D0D0011D3D3111D7D7收发两端的地址必须严格同步3.5.6奇偶校验与可靠性编码在数码的传送和存储过程中，由于存在干扰，数码可能发生差错。发现这些错误并将它们进行纠正，这就是纠错技术。1、奇偶校验码2、汉明码1、奇偶校验码奇偶校验码=原信息码+校验位监督码元奇偶校验码奇校验码：码字（包含监督码元）中1的个数为奇数。若原信息码中的1的个数为奇数，则校验位为0，否则为1。偶校验码：码字（包含监督码元）中1的个数为偶数。若原信息码中的1的个数为偶数，则校验位为0，否则为1。8421奇偶校验码奇偶校验器74LS280异或门的功能：奇数个1的连续异或运算其结果为1；

偶数个1的连续异或运算其结果为0。I0~I8中有奇数个1，则FOD=1，FEV=0。I0~I8中有偶数个1，则FOD=0，FEV=1。具有奇偶校验的数据传输发送端发送奇校验码，接收端对接收到的码组进行奇校验，若FEV=0则传输正确，反之则传输错误。8位信息码奇偶校验的缺点1、只能检测出1位错，不能检测两位同时出错的情况。2、只能检测出有1位错，但不能确定是哪一位的错，因此不能纠错。两位同时出错的概率很小。2、汉明码汉明码是多重的奇偶校验码，是一种既具有检错功能，又具有纠错功能的可靠性编码。汉明码有很多种，以8421汉明码为例来说明汉明码的编码和检错纠错原理。8421汉明码=四位8421信息码+三位校验位七位I1~I4P1~P3校验位的位置在2i（i=0、1、2）码位上，即在第1、2、4位。2、汉明码汉明码的位序7654321P3P2P1I1I3I2I4校验位的编码方法：分组进行奇偶校验。I4I4I4I3I3I2I2P3I1I1P2P1在位序号所对应的二进制码为1的位置填写位序号对应的码元。2、汉明码I4I4I4I3I3I2I2P3I1I1P2P18421汉明码汉明码的校验若S3S2S1=000，则传输正确。I4I3I2P3

I1P2P12、汉明码若传输中有一位出现错误，就由S3S2S1所构成的二进制数指出错误位的序号。I4I4I4I3I3I2I2P3I1I1P2P1S3S2S1=001P1错S3S2S1=010P2错S3S2S1=011I1错S3S2S1=111I4错……