时序逻辑电路 2

概述计数器寄存器和移位寄存器同步时序逻辑电路的分析方法

时序逻辑电路应用举例第5章时序逻辑电路

教学要求一.重点掌握的内容：（1）时序逻辑电路的概念及电路结构特点；（2）同步时序电路的一般分析方法；（3）同步计数器的一般分析方法；（4）会用置零法和置数法构成任意进制计数器。二.一般掌握的内容：（1）同步、异步的概念，电路现态、次态、有效状态、无效状态、有效循环、无效循环、自启动的概念，寄存的概念；（2）同步时序逻辑电路设计方法。5.1概述一、时序电路的特点1.组合电路：电路的输出只与电路的输入有关，与电路的前一时刻的状态无关。2.时序电路：电路在某一给定时刻的输出取决于该时刻电路的输入还取决于前一时刻电路的状态由触发器保存时序电路：组合电路+触发器电路的状态与时间顺序有关外输入:X(x1,x2┈xp)内输出：W(w1,w2┈wr)内输入:Q(q1,q2┈qt

)存储电路的输入信号。是时序电路的输出信号。是时序电路的外部输入信号。存储电路的输出，反馈到组合电路的输入端。外输出:Y(y1,y2┈ym)

时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。构成时序逻辑电路的基本单元是触发器。特性方程：描述触发器逻辑功能的逻辑表达式。驱动方程：（激励方程）触发器输入信号的逻辑表达式。时钟方程：控制时钟CLK的逻辑表达式。状态方程：（次态方程）次态输出的逻辑表达式。驱动方程代入特性方程得状态方程。输出方程：输出变量的逻辑表达式。3.逻辑方程组二、功能描述1、输出方程外部输出＝外输入和内输入组合函数触发器的输入信号的逻辑表达式2、激励方程(驱动方程)3、状态方程用三个方程描述将存储电路中每个触发器的输入信号的逻辑表达式（激励方程）代入相应触发器的特征方程，其结果就是触发器状态方程。

三、时序逻辑电路的分类：按存储电路状态变化的特点可分为同步时序逻辑电路异步时序逻辑电路所有触发器的时钟端连在一起。所有触发器状态的变化都是在同一时钟信号操作下同时发生。时钟脉冲CP只触发部分触发器，其余触发器由电路内部信号触发。触发器状态的变化不是同时发生。四、时序电路的表示逻辑方程组（有了驱动方程、状态方程和输出方程，时序电路的逻辑功能也就被惟一地确定了。）状态图(以小圆圈表示电路的各个状态，圆圈中填入存储单元的状态值，圆圈之间用箭头表示状态转换的方向，箭头旁注明输入变量取值和输出值，输入和输出用斜线分开。)卡诺图状态表时序图(

把在时钟序列脉冲作用下存储电路的状态和输出状态随时间变化的波形画出来)逻辑图

1.状态转换图反映时序电路状态转换规律，及相应输入、输出取值关系的图形。箭尾：现态箭头：次态标注：输入／输出基本步骤：1.根据给定电路写出其时钟方程、输出方程、驱动方程2.求状态方程。3.进行状态计算。把电路的输入和现态各种可能取值组合代入状态方程和输出方程进行计算,得到相应的次态和输出。4.画状态图(或时序图)触发器输入信号的逻辑函数式5.2同步时序逻辑电路的分析方法时序电路分析过程示意图确认电路逻辑功能[例]试分析图示电路的逻辑功能，FF1、FF2和FF3为下降沿触发的JK触发器,输入端悬空时相当于逻辑1状态。解：这是时钟

CP下降沿触发的同步时序电路，分析如下：1.写方程式（1）根据给定的逻辑图写出驱动方程1J1K1.写方程式（1）根据给定的逻辑图写出驱动方程（2）将上式的驱动方程代入特性方程中去,可得到状态方程:（3）输出方程2、列状态转换表CP的顺序现态次态输出

Y01

2

3

4

5

6

7000001010

011

100101110

000001

010

011

100

101

110

000

0010

0

0

0

0

0

1

00

1111000000

0011

0几个概念有效状态：在时序电路中，凡是被利用了的状态。有效循环：有效状态构成的循环。无效状态：在时序电路中，凡是没有被利用的状态。无效循环：无效状态若形成循环，则称为无效循环。自启动：在CLK作用下，无效状态能自动地进入到有效循环中，则称电路能自启动，否则称不能自启动。3.画状态转换图4.画时序图:必须画出一个计数周期的波形1234567七进制计数器C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1[例2]试分析图示同步时序逻辑电路的逻辑功能，列出状态转换真值表，并画出状态转换图和时序图。解：这是时钟

CP下降沿触发的同步时序电路，C1CPC1分析时不必考虑时钟信号。分析如下：

C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1Q1nY=Q1nQ0nJ0

=K0=11J1K11.写方程式(1)输出方程(2)驱动方程J1

=K1=X

Q0nQ0n1J1K

XQ0n1.写方程式Q0n+1

=J0Q0n+K0Q0n=

1

Q0n+1

Q0n=Q0nQ1n+1

=J1Q1n+K1Q1nJ0K0J1K1(3)状态方程代入J0

=K0=1C11J1KC11J1K&1=1FF0FF1Q0XQ1YCP1代入J1

=K1=X

Q0n=

(X)Q1n+(

X)Q1n=

(X)Q1n

+(

X)Q1n2.列状态转换真值表设电路初始状态为Q1nQ0n

=00，当X=0时00100YQ0n+1Q1n+1Q0nQ1n输出次态现态100100111011001当X=0时，电路为四进制加法计数器。2.列状态转换真值表设电路初始状态为Q1n

Q0n=00，当X=1时00110YQ0n+1Q1n+1Q0nQ1n输出次态现态110110110010000当X=1时，电路为四进制减法计数器。该电路为同步四进制加/减计数器。3.逻辑功能说明Up-

DownCounterCP4.画状态转换图和时序图Q2Q1Q0x/y10Q0Q1000111000110110/00/00/00/1X=01/01/11/01/000111001X=112345678X00Y110110

例3：试分析图示时序逻辑电路的逻辑功能，要求：①写出驱动方程、状态方程和输出方程；②列出状态转换表；③画出状态转换图；④画出时序图。解：该电路为穆尔型同步时序逻辑电路。设电路的初态为000驱动方程：输出方程：CP

Y状态方程：列出状态转换表：41010123650010010001101000000111100001000001010011100101110111CPY状态转换表的另一种形式41000012365010000001001000110101100001100111100002每经过6个时钟信号以后电路的状态循环变化一次。当电路由于某种原因进入无效循环时，在时钟信号作用下最终能回到有效循环中去，具有这特点的时序电路叫自行启动时序电路。画出状态转换图：CPY41000012365010000001001000110101100001100111100002画时序图：电路功能：六进制（模6）同步计数器CPY410000123650100000010010001101011000011001111000020001000101100011015.3寄存器和移位寄存器在数字电路中，用来存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。按照功能的不同，可将寄存器分为数码寄存器和移位寄存器两大类。数码寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。1、存、取数据的方式：串行方式：由一个输入端将数码逐位输入或由一个输出端逐位取出。并行方式：由多个输入端一次同时将多位数码存入寄存器，或由多个输出同时取出一个多位二进制数。2.寄存器与存储器有何区别?寄存器内存放的数码经常变更，要求存取速度快，一般无法存放大量数据。（类似于宾馆的贵重物品寄存、超级市场的存包处。）存储器存放大量的数据，因此最重要的要求是存储容量。（类似于仓库）

下面请看置数演示5.3.1寄存器Register，用于存放二进制数码。4位寄存器Q0Q1

Q2Q3

Q0

Q1Q2Q3FF0FF1FF2FF3D0CPC1C1C11D1D1DRRRRD1D2D3C11DCR1D1D1D1D由D触发器构成，因此能锁存输入数据。D0D1

D2D3RRRR1CR

CR为异步清零端，当CR=0时，各触发器均被置0。寄存器工作时，CR应为高电平。

D0~D3称为并行数据输入端，当时钟CP上升沿到达时，D0~D3被并行置入到4个触发器中，使Q3Q2Q1Q0=D3D2D1D0。D0D1

D2D3D0D1

D2D3D0D1

D2D3

在CR=1且CP上升沿未到达时，各触发器的状态不变，即寄存的数码保持不变。

Q0~Q3是同时输出的，这种输出方式称并行输出。Q0

Q1Q2

Q35.3.2移位寄存器在控制信号作用下，可实现右移也可实现左移。双向移位寄存器单向移位寄存器左移寄存器右移寄存器每输入一个移位脉冲，移位寄存器中的数码依次向右移动1位。每输入一个移位脉冲，移位寄存器中的数码依次向左移动1位。Shiftregister用于存放数码和使数码根据需要向左或向右移位。根据移位数据的输入－输出方式，又可将它分为串行输入－串行输出、串行输入－并行输出、并行输入－串行输出和并行输入－并行输出四种电路结构：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入－串出串入－并出并入－串出并入－并出右移输入D0D1D3DID2右移输出Q11D1D1D1DQ3Q0Q2C1C1C1C1FF1FF0FF2FF3移位脉冲CP右移位寄存器由D触发器构成，为同步时序逻辑电路。在CP上升沿作用下，串行输入数据DI被移入

FF0中；同时，数据逐步被右移。D0=DI，D1=Q0，D2=Q1，D3=Q2。DI右移输入D0Q0右移输出D1D2D3Q1Q2Q31D1D1D1D一、单向移位寄存器设串行输入数码DI=1011，电路初态为Q3Q2Q1Q0=0000。10111401011300100200011100000Q3Q2Q1Q0移位寄存器中的数输入数据移位脉冲举例说明工作原理可见，移位寄存器除了能寄存数码外，还能实现数据的串、并行转换。在4个移位脉冲作用下，串行输入的4位数码

1011全部存入寄存器，并由Q3、Q2、Q1和Q0并行输出。10111401011300100200011100000Q3Q2Q1Q0移位寄存器中的数输入数据移位脉冲工作原理举例说明再输入4个移位脉冲时，串行输入数据1011将从Q3端串行输出。01100511000610000710111400000801011300100200011100000Q3Q2Q1Q0移位寄存器中的数输入数据移位脉冲1

从

Q3端取出0

从

Q3端取出1

从

Q3端取出1

从

Q3端取出左移位寄存器左移输出D0D1D3DID2左移输入Q11D1D1D1DQ3Q0Q2C1C1C1C1FF1FF0FF2FF3CP移位脉冲左移输出Q0D01DQ1Q2D11DQ3D21D左移输入D31DDI移位寄存器结构特点：各触发器均为D功能且串联使用；

N位寄存器由N个触发器构成。CRCRDSLDSRCPCT74LS194Q0Q1Q2Q3M1M0D0D1D2D3二、双向移位寄存器Q3Q2Q1Q0SRSLM1M0D3D2D1D0移位脉冲输入端右移串行数码输入端并行数码输入端左移串行数码输入端工作方式控制端M1M0=00时，保持功能。M1M0=01时，右移功能。M1M0=10时，左移功能。M1M0=11时，并行置数

功能。并行数码输出端，从高位到低位依次为Q3~Q0。清零端低电平有效CT74LS194的功能表d0000×保持××××××01左移输入00Q3Q2Q1×××××11左移输入11Q3Q2Q1×××××1011右移输入0Q2Q1Q00××××0×101右移输入1Q2Q1Q01××××1×101并行置数d3d2d1d0d3d2d1××111保持××××××0××1清零0000×××××××××0Q3Q2Q1Q0D3D2D1D0DSRDSLCPM0M1CR说明输出输入Q3Q2Q1Q0M1M0DSLDSRCPCRCT74LS194D3D2D1D0CR一、顺序脉冲发生器顺序脉冲指在每个循环周期内，在时间上按一定先后顺序排列的脉冲信号。常用于控制某些设备按照事先规定的顺序进行运算或操作。5.3.3移位寄存器的应用D0D3D2D1Q3Q2Q1Q0M1M0DSLDSRCPCT74LS194CR1110000×CP12345678Q3Q2Q1Q0D0D3D2D1Q3Q2Q1Q0M1M0DSLDSRCPCT74LS194CR1110000×CP12345678Q3Q2Q1Q0一、顺序脉冲发生器利用并行置数功能将电路初态置为Q3Q2Q1Q0=D3D2D1D0=1000电路执行左移功能来一个CP脉冲，各位左移一次，即Q0←Q1←

Q2←

Q3。左移输入信号DSL由Q0提供，因此能实现循环左移。从Q3~Q0依次输出顺序脉冲。顺序脉冲宽度为一个CP周期。工作原理二、扭环形计数器（约翰逊计数器）用CT74LS194构成七进制扭环形计数器CT74LS194D0D3D2D1Q3Q2Q1Q0M1M0DSLCPCR1×1×××0&×DSR

将移位寄存器的第N和第N-1位的输出通过与非门加到右移串行数码输入DSR端时，则构成2N-1进制扭环形计数器，即奇数分频电路。二、扭环形计数器（约翰逊计数器）用CT74LS194构成七进制扭环形计数器CT74LS194D0D3D2D1Q3Q2Q1Q0M1M0DSLCPCR1×1×××0&×DSR110051000611104111130111020011100010Q3Q2Q1Q0计数脉冲顺序CT74LS194D0D3D2D1Q3Q2Q1Q0M1M0DSLCPCR1×1×××01×DSR用CT74LS194构成六进制扭环形计数器

当由移位寄存器的第N位输出通过非门加到右移串行数码输入端DSR时，则构成2N进制扭环形计数器，即偶数分频电路。计数器的作用与分类

计数器(Counter)用于计算输入脉冲个数，还常用于分频、定时及进行数字运算等。

计数器分类如下：按时钟控制方式不同分异步计数器同步计数器各触发器的翻转与时钟脉冲同步。同步计数器比异步计数器的速度快得多。5.4计数器按计数器功能分加法计数器

减法计数器

加/

减计数器(又称可逆计数器)

对计数脉冲作递增计数的电路。对计数脉冲作递减计数的电路。

在加

/

减控制信号作用下，可递增也可递减计数的电路。

按计数进制分

按二进制数运算规律进行计数的电路

按十进制数运算规律进行计数的电路

二进制计数器十进制计数器任意进制计数器(又称N进制计数器)

二进制和十进制以外的计数器5.4.1异步计数器按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。一、异步二进制加法计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(C)二进制加法计数器状态表从状态表可看出：最低位触发器来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号,这个进位信号应使相邻的高位触发器翻转。1010当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲三位异步二进制加法计数器在电路图中J、Ｋ悬空表示J、K=1下降沿触发翻转每来一个C翻转一次当相邻低位触发器由1变0时翻转异步二进制加法器工作波形2分频4分频8分频每个触发器翻转的时间有先后，与计数脉冲不同步C12345678Q0Q1Q2用D触发器构成三位二进制异步加法计数器？？2、若构成减法计数器C又如何连接？思考1、各触发器C应如何连接？各D触发器已接成T´触发器，即具有计数功能C清零RDQDQQ0F0QDQQ0F0QDQQ3F3“000–1”不够减，需向相邻高位借“1”，借“1”后作运算“1000–1=111”。按此则返回P23Q0Q1Q2计数状态计数顺序0008100701061105001410130112111100003位二进制减法计数器状态表二、异步二进制减法计数器下降沿动作的T’触发器构成的异步二进制减法计数器上降沿动作的T’触发器构成的异步二进制减法计数器上升沿动作的二进制减法的时序图下面总结一下用不同种类触发器构成异步二进制计数器的方法。注意：异步二进制计数器的构成方法CPi

=Qi

-1CPi=Qi

-1减法计数CPi=Qi

-1CPi

=Qi

-1加法计数下降沿触发式上升沿触发式计数触发器的触发信号接法计数规律将触发器接成计数触发器，然后级联，将计数脉冲CP从最低位时钟端输入，其他各位时钟端接法如下表：异步十进制计数器与异步二进制计数器的计数规律有何不同？它们的构成方法有何不同？1.十进制计数器与4位二进制计数器的比较8421BCD码十进制计数器的设计思想：在4位二进制计数器基础上引入反馈，强迫电路在计至状态1001后就能返回初始状态0000，从而利用状态0000~1001实现十进制计数。

三、

异步十进制计数器

4位二进制加法计数器状态表

00001611111501111410111300111211011101011010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序十进制计数器状态表

00001010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序十进制计数器与4位二进制计数器比

较只利用了4位二进制加法计数器的前十个状态0000~1001。

JK触发器构成的

8421BCD码异步十进制加法计数器1J1KRQ0Q1Q2Q31J1KR1J1KRFF0FF1FF2FF31J1KR1RDCP&C1C1C1C12.异步十进制加法计数器00010010CPQ3Q0Q1Q2000010010000当输入第10个脉冲时，计数器由1001状态返回到0000状态，跳过了1010~1111六种状态，同时Q3

输出一个负跃变的进位信号给高位计数器，从而实现了十进制加法计数。◆

工作波形00001010019000181110701106101050010411003010021000100000Q0Q1Q2Q3计数器状态计数顺序◆

十进制加法计数器状态表同步与异步计数器的根本区别是时钟控制方式不同，导致电路构成也不同。同步计数器与异步计数器有何不同？1.同步与异步二进制加法计数器比较一、

同步二进制计数器态序表和工作波形一样电路结构不同：

异步：将触发器接成计数触发器；最低位触发器用计数脉冲

CP触发，其他触发器用邻低位输出的下降沿触发。异步二进制加法计数器线路联接简单。

同步：将触发器接成T触发器；各触发器都用计数脉冲

CP触发，最低位触发器的T输入为1，其他触发器的

T输入为其低位各触发器输出信号相与。5.4.2同步计数器

2.同步二进制加法计数器异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。同步计数器组成原则:根据翻转条件,确定触发器级间连接方式—找出J、K输入端的联接方式。二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(C)二进制加法计数器状态表

从状态表可看出：最低位触发器F0每来一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。三位同步二进制加法计数器计数脉冲同时加到各位触发器上，当每个到来后触发器状态是否改变要看J、K的状态。

最低位触发器F0每一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲C12345678Q0Q1Q2各触发器状态的变换和计数脉冲同步四位二进制同步加法计数器级间连接的逻辑关系触发器翻转条件

J、K端逻辑表达式J、K端逻辑表达式F0每输入一Cp翻一次F1F2F3J0=K0=1Q0=1J1=K1=Q0Q0=Q1=1J2=K2=Q1

Q0Q0=Q1=Q2=1J3=K3=Q2

Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0J3=K3=Q2

Q1

Q0由J、K端逻辑表达式，可得出四位同步二进制计数器的逻辑电路。（只画出三位同步二进制计数器的逻辑电路）（加法）（减法）FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCO二、同步十进制加法计数器RDRRRR计数开始前先清零CPC1C1C1C1各触发器都用CP

触发CO=Q3nQ0nJ2

=K2=Q1nQ0nJ0

=K0=1J1

=Q3n

Q0n，K1=Q0n1.写方程式(1)

输出方程(2)

驱动方程FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCOFF01J1K1FF11J1KQ0nQ3n&Q3nQ0nFF31J1KQ1nQ2n&Q0nFF21J1KQ0nQ1n&&J3

=Q2n

Q1nQ0n，K3=Q0n1.写方程式Q0n+1

=J0Q0n+K0Q0n=

1

Q0n+1

Q0n=Q0nQ1n+1

=J1Q1n+K1Q1nQ2n+1

=J2Q2n+K2Q2nJ0K0J1K1J2K2(3)

状态方程=

Q3nQ0nQ1n

+Q0n

Q1nFF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCOQ3n+1

=J3Q3n+K3Q3n=

Q2n

Q1nQ0nQ3n+Q0n

Q3nJ3K3=

Q1nQ0nQ2n+Q1n

Q0n

Q2n2.列状态转换真值表设电路初始状态为Q3Q2Q1Q0=0000，则电路在输入第十个计数脉冲后返回到初始的0000状态，同时CO

向高位输出一个下降沿的进位信号。因此，该电路为同步十进制加法计数器。0011010010100000010110110001COQ0n+1Q1n+1Q2n+1Q3n+1Q0nQ1n输出次态现态00010000100010100001001001000000111011100110100000Q2nQ3n0001011010005432计数脉冲序号019876例:分析图示逻辑电路的逻辑功能,说明其用处。

设初始状态为“000”。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲解：1.写出各触发器

J、K端和C端的逻辑表达式

C0=C

K0=1

J0=Q2K1=1

J1=1C1=Q0J2=Q0Q1K2=1C2=C

RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲解：当初始状态为“000”时，

各触发器J、K端和C端的电平为

C0=C=0K0=1

J0=Q2=1K1=1

J1=1C1=Q0=0J2=Q0Q1=0K2=1C2=C=0

RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲011111CJ2=Q0Q1K2=1J1=K1=1K0=1

J0=Q2Q2Q1Q0011111011111111111011101011111000010012010301141005000由表可知，经5个脉冲循环一次，为五进制计数器。2.列写状态转换表，分析其状态转换过程C1=Q0由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。异步五进制计数器工作波形C12345Q0Q1Q2同步二进制加法计数器CO=Q3nQ2nQ1nQ0n进位输出信号FF01J1KRC1Q0Q1Q2Q3FF11J1KRC1FF21J1KRC1FF31J1KRC11CPRDCOFF01J1K1FF11J1KQ0nFF21J1KQ0nQ1n&&FF31J1KQ0nQ2n&&Q1nQ0Q1Q2Q3CO&RDRRRR计数开始前先清零CPC1C1C1C1各触发器都用CP触发2、同步二进制加法计数器电路与工作原理CO=Q3nQ2nQ1nQ0n，因此，CO在计数至“15”时跃变为高电平，在计至“16”时输出进位信号的下降沿。0100000000000000000000COQ0Q1Q2Q3输出计数器状态计数

顺序160151140131120111100918071605140203111011001100110011001111000011110000111111110000000动画演示四位二进制加法计数器态序表00001610001501001411001300101210101101101011109000181001701016110150011410113011121111100000Q0Q1Q2Q3计数器状态计数顺序将触发器接成T触发器，并使T0=1，

Ti

=Qi-1nQi-2n

Q0n，则可构成同步二进制

减法计数器。同步二进制减法计数器3、4、同步二进制可逆计数器加减控制端S=1时，下面三个与非门被封锁，进行加计数S=0时，上面三个与非门被封锁，进行减计数加减可控计数器5、可预置同步二进制计数器置数信号时钟输入输出信号进位输出使能信号清零信号数据输入上图是具有清零、置数、计数和保持等四种功能的加法同步4位二进制计数器。⑴清零。⑵置数。输入一个CP上升沿,则不管其它控制端如何，计数器置数，即Q3Q2Q1Q0=D3D2D1D0。CR是具有最高优先级别的同步清零端;当CR=0且在CP上升沿时,不管其它控制信号如何,计数器清零。当CR=1时，具有次优先权的为LD,当LD=0时,时，在CP上升沿触发下，计数器进行计数。⑷保持。不起作用，计数器保持原状态不变。⑸实现二进制计数的位扩展。Q3Q2Q1Q0=1111,且使能信号CTT=1时，产生一个高电平，作为向高4位级联的进位信号，构成8位以上二进制的计数器。当CR=LD=1,且优先级别最低的使能端CTP=CTT=1当CR=LD=1,且CTP和CTT中至少有一个为0时,CP将⑶计数。进位输出CO=Q3Q2Q1Q0CTT,即当计数到

序号输入输出清零CR

使能置数LD时钟CP并行输入Q0Q1Q2Q3CTP

CTT

D0D1D2D31234501111XXXX110XX0X0111

XXXXXX

d0

d1d2d3XXXXXXXXXXXX0000d0d1d2d3

加法计数

保持

保持

74LS163功能表74LS163逻辑符号图该计数器的清零属于依靠CP驱动，故称同步清零方式。如果让计数器从0000开始计数，可用两个方法实现，一种是先清零后计数,另一种是先预置0000然后计数。计数器的时序图扩展为8位以上二进制计数器的方法举例说明如下:C0=1,2#才有CTP=CTT=1的条件,高电平只持续一个周期,下一周期到来时,1#片的Q3Q2Q1Q0=0000,2#计数一次当1#,2#都计数满时,3#才具有计数条件,完成一次加1运算二、同步十进制计数器同步十进制加法计数器的电路

根据时序电路的分析方法,可以列出其驱动方程、输出方程。再将驱动方程代入到JK触发器的特性方程,得到状态方程,并进行状态计算。

同步十进制加法计数器采用的是8421BCD码,其有效状态从0000～1001共十个。如果进入非有效状态，能够自动返回到有效状态。逻辑图时序图时序图8421码同步十进制计数器状态转换图

常用的同步十进制集成芯片很多，如各种LS和CMOS4000及HC系列的“160”“162”“190”“192”等。“192”是一个同步十进制可逆计数器，既可作加计数，又可作减计数。各端子的功能是：CR=1时，计数器输出清零，与其它控制端状态无关。当CR=0、LD=0时,D3D2D1D0被置于Q3Q2Q1Q0端，不受CP控制。法计数输入端CPD为高电平,计数脉冲从加法计数输入。⑵

LD为异步置数控制端,低电平有效,其优先权仅低于CR,⑶当CR和LD均无有效输入时，即CR=0和LD=1，而减⑴CR为异步清零端，高电平有效，且优先权最高。当2.同步十进制可逆计数器的逻辑功能端CPU输入时，进行加法计数。当CPD和CPU条件互换时，则进行减法计数。计数器处于保持状态。⑷当CR=0、LD=1(无有效输入),且当CPU=CPD=1时,注意如构成2位以上的十进制计数器，只需将低就可以了。们的CO和BO分别接到高位的CPU和CPD⑸加法时进位输出条件为CO=CPUQ3Q0；减法时借位BO=CPDQ3Q2Q1Q0输出条件为54HC192功能表输入输出CRLDCPUCPD

D3D2D1D0Q3Q2Q1Q01XXX00XX

01↑1011↑0111XXXX

d3d2d1d0XXXXXXXXXXXX0000

d3d2d1d0递增计数递减计数保持54HC192逻辑符号图54HC192的时序图5.4.3N

进制计数器在计数脉冲的驱动下，计数器中循环的状态个数称为计数器的模数。如用N来表示，n位二进计数器的模数为Ｎ＝２n（n为构成计数器的触发器的个数）。构成N进制计数器的方法三种：1.利用触发器直接构成的,称为反馈阻塞法;2.用移位寄存器构成的,称为串行反馈法;

3.用集成计数器构成的,称为反馈清零法和反馈置数法。1.由触发器构成的N进制计数器N触发器可构成模2n的二进制计数器,但如果改变其级联方法,舍去某些状态，就构成了N＜2n的任意进制计数器，这种方法称为反馈阻塞法。(a)三进制(b)五进制同步进制计数器N(a)五进制(b)七进制异步进制计数器N2.移位寄存器型N进制计数器将移位寄存器的输出以一定的方式反馈到串行输输入端,就可构成许多特殊编码的移位寄存器型N进制计数器,这种方法称为串行反馈法。根据反馈的逻辑电路不同，得到的计数器形式也有所不同。常用的有以下几种：环形计数器扭环形计数器优点:所有触发器中只有一个为1(或0)进行循环移位,利用Q端作状态输出不需要加译码器,在CP脉冲的驱动下各Q端轮流出现矩形脉冲,也称作脉冲分配器。特点：它的状态利用率比环形计数器提高一倍,N=2n。优点：每次状态变化端只有一个触发器翻转,译码时不存在竞争-冒险,所有的译码门都只需两个输入端。缺点：状态利用率较低,有2n-2n个状态没有被利用。能够自启的4位环形计数器4位环形计数器的状态转换图4位环形计数器的波形图能够自启动的4位扭环形计数器（a）逻辑电路（b）状态图3.用集成计数器芯片构成的N进制计数器利用集成二进制或集成十进制计数器芯片可以很方便地构成任意进制计数器,采用的方法有两种:反馈清零法反馈置数法(1)反馈清零法清零信号的选择与芯片的清零方式有关。清零方式异步清零方式同步清零方式产生清零信号的状态称为反馈识别码Na。Na=N,其有效循环状态从0~(Na-1）Na=N-1,其有效循环状态从0~Na[例]试利用十进制计数器芯片74LS90构成二十三进制计数器。解：74LS90为十进制计数器,根据题意可知计数器的模N=23,需要两片才能完成。74LS90中的异步清零端ROA、ROB为高电平有效输入输出R0AR0BS9AS9BCP0

CP1Q3Q2Q1Q0

110×

×

×11×0×××

×11××000000001001

×0×00×0×

0××0

×00×

×

×××

二进制加计数

×五进制加计数

×74LS90的功能表根据功能表，应将S9A、S9B接地，使其具有计数或清零条件。逻辑接线图如下：使能端S9A、S9B为置9端，当S9A=S9B=1时，计数器置9，即状态为1001。计数时，R0A*R0B=0计数时和清零时，S9A、S9B中必须有0，即S9A*S9B=0当低位片子出3时，高位片子出2时，应执行清零功能，处于1状态Q端以与函数反馈给R0A、R0B，使R0A=R0B=1就可以了[例]试用二进制计数器芯片74LS163构成一个八十六进制计数器。（1）74LS163为同步清零方式，要构成八十六进制计数器需用两片这样芯片。（2）将高位芯片Q2

Q0和低位芯片Q2Q0组合为与非函数作为反馈清零信号。解：高位芯片Q2Q0和低位芯片Q2Q0组合为与非门，作为反馈清零信号CR要求低电平所以反馈信号要由与非门引导到CR端[例]试用二进制计数器芯片74LS163构成一个五十进制计数器。（1）74LS163为同步清零方式，当CR=0后，再来CP脉冲完成清零。五十进制计数器中出现的最大数是（49）10，需用两片这样的芯片。（2）在出现（49）10的下一个状态，即下一个CP到来时，计数器回到零，这要求计数器的反馈识别码Na=50-1=（49）10而（49）10=（00110001）2解：高位芯片Q1Q0和低位芯片Q0组合为与非函数，作为反馈清零信号。CR要求低电平所以反馈信号要由与非门引导到CR端以上两例所得结论（1）在芯片的中使能端都置于正确的前提下，确定置0所取输出代码是个关键，这与芯片的清零方式（同步清零)。（2）异步清零以N作为置0的输出代码。清零端的有效电平，以确定反馈引导门是与门还是与非门。同步清零以N-1作为置0的输出代码。注意[例]设计一个自然二进制码0000～1101的计数器。（可选用两个以上方案）解：根据题意，从0000到1101共包含14个状态，是模N=14的计数器，如果选用74LS163采取置数方式一置数码Nn=Nb+Ｎ-1=Nb+14-1=Nb+13。方案有三个:①所以只要使D3D2D1D0=0000。将Q3Q2Q0构成与非这种方式相当于反馈清零法。图（a）片就可以实现。因为”163”属于同步置数,则令反馈令Nb=0000，则Na=1101,而置数端LD为低电平为效,函数,与非输出送至LD端,其它端正常接线就可以了③令Nb=0001,则Na=1110,应使CTT=CTP=1,D3D2D1D0=0001,LD=Q3Q2Q1。如图（c）②令Nb=0010,则Na=1111,在状态为“1111”时,进位输出端CO=1,所以应将CO经反相器引至LD,且令D3D2D1D0

=0010,CTT=CTP=1。如图(b)补充内容[例]试用74LS196实现27进制计数器。解：为实现本题要求的模数，需要用两片”196”.如果采用反馈置数法,则应令Na=Nb+N.现令Nb=0000即D3D2D1D0=0000,则Na=[27]10=[00100111]BCD,这样该计数器循环的状态个数为0～26,模N=27,其它使能端及两片级联应正常接好。图如下：二十九进制计数器的计数过程高位2#片Q1和低位1#片Q2Q1Q0构成与非函数反馈给置数控制端LD作置数指令一、时序逻辑电路的设计方法1.逻辑抽象2.状态简化3.状态编码4.选择触发器的类型及个数(2n-1＜M≤2n)5.求电路的输出方程及各触发器的驱动方程6.画出逻辑图,并检查自启动能力。5.5时序逻辑电路应用举例解：[例]试设计一个带有进位输出端的十进制计数器根据题意可知，该计数器是单纯的十进制，无需输入信号。取进位信号为输出逻辑变量C,规定有进位输出时C=1，无进位输出时C=0。十进制计数器应当有十个有效状态，根据题意知这十个状态均不可少，即无等价状态，如下图。根据公式2n-1＜M≤2n现要求M=10,故应取触发器个数n=4（因为2３＜10＜24)。状态转换表如下：

等效十进制数状态顺序状态编码进位输出OC初态次态SiQ3Q2Q1Q0Q3Q2Q1Q00123456789S0S1S2S3S4S5S6S7S8S900000001001000110100010101100111100010010001001000110100010101100111000100100000000000001状态转换表由于电路的次态Q3n+1Q2n+1Q1n+1Q0n+1和进位输出C唯一地取决于电路现态Qn3Qn2Qn1Qn0的取值,可画出表示次态逻辑函数和进位输出函数的卡诺图。注意由于计数器正常工作时不会出现1010～1111即“10”～“15”这六个状态，所以可将这六个最小项作为约束项处理,在卡诺图中用”X”表示。由上表可列出对应于状态转换顺序的五个卡诺图,如下:将卡诺图化简得到电路的状态方程并写成JK触发器特性方程的标准形式Qin+1=JiQin+KiQin,分别为:Q3n+1=Q2nQ1nQ0nQ3n+Q0nQ3nQ2n+1=Q1nQ0nQ2n+Q2n(Q0n+Q1n)=Q1nQ0nQ2n+Q1nQ0nQ2nQ1n+1=Q3nQ0nQ1n+Q0nQ1nQ0n+1=Q0n输出方程为：C=Q3nQ0nJK触发器特性方程对照，得各触发器驱动方程为：J3=Q2nQ1nQ0nK3=Q0n

J2=Q1nQ0nK2=Q1nQ0nJ0=1K0=1

J1=Q3nQ1nK1=Q0n次态卡诺图（a）逻辑图（b）时序图状态转换图数字钟电路

采用集成计数器电路组成基础的数字钟电路：电路结构由秒时基信号发生器；60“秒”、60“分”、24“小时”的分频电路；译码/驱动/LED数码管显示电路以及0秒、分、小时校正电路等组成。4518双十进制计数器逻辑功能表输入输出RCLENQ4~Q11××全000加法计数0101不变000×0×交通信号灯控制电路交通信号灯绿黄红显示图即其时序如图所示，现将南北和东西通道绿、黄、红灯的显示时序分别用代号1A、1B、1C和2A、2B、2C表示。显示图时序图交通信号灯显示控制电路电路图一、设计步骤如下：(供参考)根据要求确定方案,进行必要的论证。根据已确定方案选择器件,选择器件的种类、型号要从功能、指标参数和价格等方面考虑。画出逻辑图。进行安装调试，具体问题具体处理，必要时可修改原设计。5.6集成时序逻辑电路应用设计举例[例]试设计一个从1到99分频的可调分频电路。解：⑴确定方案根据命题对电路功能的要求，所选主要集成逻辑器件应是计数器（分频器）。本题应满足的最大分频能力是99,故采用两片十进制计数芯片可以满足。分频倍数的设置可由计数过程中输入脉冲与进位（借位）信号的关系来决定。⑵选择器件。选择两片74LS192同步十进制可逆计数器。为了改变置入数据，再选两只8421BCD码拨码盘和８只3.3kΩ电阻,另外还要选一片7404反相器,以将借位信号送给置数使能端。⑶画出电路逻辑图。1～99分频电路逻辑图如下：内部开关接通时，置入数据为1，断开时为0反相器G：①将BO的脉冲由负变为正脉冲并输出。②当BO结束时,将由0到1的正跳变变为由1到0的负跳变,满足置数使能端的置数,使电路往复不停地工作。[例]某工厂厂区有50盏路灯，试为该厂配电值班室设计一个路灯巡回检测电路，要求每盏灯每次检测半分钟。电路要实时显示被测灯的序号，有灯损坏要显示出来并显示出已损坏灯的序号，在每盏灯的回路中串联一采样电阻，由电阻向检测电路提供信号，灯好时检测电路输出5V电压,灯坏时电压为零。巡检电路方框图解:⑴确定方案。

根据设计要求必须有计数分频电路，以实现定时半分钟检测一盏灯，还应通过计数显示被测灯的０～49序号,为了能依次检测50个灯信号，由