第4章 组合逻辑电路

第四章组合逻辑电路

【教学目标】1.认识实际的数字电路的模型；2.掌握最基本的数字电路的分析和设计方法；3.认识一些常用的集成逻辑电路的设计和应用。【教学重点】1.组合逻辑电路的分析与设计；2.常用集成逻辑芯片的应用。【教学难点】如何应用这些集成电路芯片实现其它组合逻辑电路。【内容提要】4.1组合逻辑电路的分析4.2组合逻辑电路的设计4.3常用中规模组合逻辑部件的原理和应用

4.4组合逻辑电路中的竞争与冒险一、组合逻辑电路的概念指任何时刻的输出仅取决于该时刻输入信号的组合，而与电路原有的状态无关的电路。

数字电路根据逻辑功能特点的不同分为组合逻辑电路时序逻辑电路指任何时刻的输出不仅取决于该时刻输入信号的组合，而且与电路原有的状态有关的电路。二、组合逻辑电路的特点与描述方法组合逻辑电路的逻辑功能特点：没有存储和记忆作用。

组合电路的组成特点：

由门电路构成，不含记忆单元，只存在从输入到输出的通路，没有反馈回路。组合电路的描述方法:主要有逻辑表达式、真值表、卡诺图和逻辑图等。组合逻辑电路组合逻辑电路的框图

逻辑电路的分析就是根据给定逻辑电路，找出输出输入间的逻辑关系，从而确定电路的逻辑功能。组合逻辑电路的分析过程如下：(1)由给定的逻辑电路图，写出输出端的逻辑表达式；(2)列出真值表；(3)从真值表概括出逻辑功能；(4)对原电路进行改进设计，寻找最佳方案(这一步不一定都要进行)。4.1组合逻辑电路的分析

例1

已知逻辑电路如图4-2所示，分析其功能。图4–2例1逻辑图

解

第一步：写出逻辑表达式。由前级到后级写出各个门的输出函数(反过来写也可以)。

第二步：列出真值表。如表4-1所示。第三步：逻辑功能描述。三变量多数表决器。第四步：检验该电路设计是否最简，并改进。画出卡诺图，化简结果与原电路一致，说明原设计合理，无改进的必要。

表4–1例1真值表

ABCABACBCF00000101001110010111011100000011000001010001000100010111例2

分析图4-3所示电路的逻辑功能。

图4–3例2逻辑图

解

第一步：写出函数表达式。

表4–2例2真值表

ABCABCABCABCBCF0000010100111001011101110000001000100000010000000100000001100110第二步：列真值表。真值表如表4-2所示。第三步：功能描述。由真值表可看出，这就是一个二变量的异或电路（B、C）。表4–2例2真值表

ABCABCABCABCBCF0000010100111001011101110000001000100000010000000100000001100110第二步：列真值表。真值表如表4-2所示。第三步：功能描述。由真值表可看出，这就是一个二变量的异或电路（B、C）。第四步：改进设计。卡诺图如图4-4所示。由重新化简看出，原电路设计不合理，应改进，用一个异或门即可。图4–4例2化简后重新设计逻辑图

初学者一般从输入向输出逐级写出各个门的输出逻辑式。熟练后可从输出向输入直接推出整个电路的输出逻辑式。由Si表达式可知，当输入有奇数个1时，Si

=1，否则Si=0。例3分析下图电路的逻辑功能。解：(2)列真值表(1)写出输出逻辑函数式AiBiCi-1CiSiAiBiCi-10100011110

1

1

1

1111011101001110010100000CiSiCi-1BiAi输出输入11110000由Ci-1表达式可画出其卡诺图为：11101000可列出真值表为(3)分析逻辑功能将两个一位二进制数Ai、Bi

与低位来的进

位Ci-1相加，Si为本位和，Ci为向高位产生的

进位。这种功能的电路称为全加器。4.2组合逻辑电路的设计

电路设计的任务就是根据功能设计电路。一般按如下步骤进行：(1)将文字描述的逻辑命题变换为真值表。作出真值表前要仔细分析解决逻辑问题的条件，作出输入、输出变量的逻辑规定，然后列出真值表。(2)进行函数化简，化简形式应依据选择什么门而定。(3)根据化简结果和选定的门电路，画出逻辑电路。例1

设计三变量表决器，其中A具有否决权。解第一步：列出真值表。设A、B、C分别代表参加表决的逻辑变量，为1表示赞成，为0表示反对；F为表决结果，F=1表示通过，F=0表示被否决。ABCF00001111001100110101010100000111第二步：函数化简。选用与非门来实现。画出卡诺图化简。

例2

设计一个组合电路，将8421BCD码变换为余3代码，用与非门实现。解

这是一个码制变换问题。由于均是BCD码，故输入输出均为四个端点，其框图如图4-7所示。按两种码的编码关系，得真值表如表4-5所示。图4–7码制变换电路框图表4–58421BCD码变换为余3代码真值

无关项化简过程如图4-8所示。图4–8例2化简过程

WXY作业：书P1133,9，12(3)4.3.1半加器与全加器1.半加器设计图4–10半加器框图4.3常用中规模组合逻辑部件的原理和应用

只考虑两个1位二进制数相加，而不考虑来自低位进位的加法，称为半加。完成半加功能的电路称为半加器。表4–7半加器真值表

ABSCi+10001101100101001图4–11半加器逻辑图

ABSCCO∑“∑”为加法运算总限定符号“CO”为进位输出的限定符号输入1111110011101010100110110010100110000000CiSiCi-1BiAi输出AiBiSiCiCO∑CICi-12.全加器设计除了最低位，其它位的加法需考虑低位向本位的进位。考虑低位来的进位位的加法称为全加。函数变换过程如下：图4–13用异或门构成全加器

图4–14用与或非门组成全加器

3.多位二进制加法(1)串行进位

图4–15四位串行进位加法器

对于串行进位，高位的加法运算，必须等到低位的加法运算完成之后才能正确进位。*(2)超前进位

各级进位都可以同时产生。4.全加器的应用例1

试用全加器构成二进制减法器。解

利用“加补”的概念，即可将减法用加法来实现，图4-18即为全加器完成减法功能的电路。图4–18全加器实现二进制减法电路减去某个数可以用加上它的补码来代替例2

试采用四位全加器完成8421BCD码到余3代码的转换。解由于8421BCD码加0011即为余3代码，所以其转换电路就是一个加法电路，如图4-22所示。

图4-22转换电路

（特定含义：规则、顺序）某种代码编码译码编码器译码器二进制代码编码器：在二值电路中，信号以高、低电平的形式给出的，因此，编码器就是把输入的高、低电平信号编成一个对应的二制进代码。译码器：将输入的二进制代码译成对应的输出高、低电平信号。4.3.2编码器与译码器编码输入编码输出I0I1I2I3Q1Q01000000

1

000100

1

0100001114-2编码器举例说明译码输入译码输出Q1Q0I0I1I2I30010000101

001000101100012位二进制译码器I0—I3代表4个信息Q0—Q1是2位二进制码一、编码器功能：（一）二进制编码器输入m个信息输出n位二进制代码m≤2nm个输入端，n个输出端编码器是一个多输入、多输出的组合电路。分为普通编码器和优先编码器。将2n个输入信号编成n位二进制代码的电路

优先编码器：允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码。普通编码器：任何时刻只允许一个输入端有信号输入。Rx7逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出（一）二进制编码器1、

三位二进制编码器（8线-3线编码器）。任何时刻只允许一个输入端有信号输入简化真值表2、8线-3线优先编码器74LS148编码输出编码输入使能输入端使能输出端扩展输出～：输入，低电平有效。优先级别依次为～～：编码输出端：使能输入端；时，编码，时，禁止编码。管脚定义：：使能输出端，编码状态下若无输入信号，：扩展输出端，编码状态下若有输入信号，8-3优先编码真值表–（二）编码器的应用

⑶第一片工作时，编码器输出：0000-0111第二片工作时，编码器输出：1000-1111⑵实现优先编码：高位选通输出与低位控制端连接例：用8-3线优先编码器74LS148扩展成16线-4线编码器。高位低位解：⑴编码器输入16线，用两片8-3线编码器，高位为第一片，低位为第二片，最高优先位为二、译码器及其应用将输入二进制代码译成相应输出信号的电路。n位

二进制代码

2n个

译码输出二进制译码器译码输出100011010001001010000100Y3Y2Y1Y0A0A1译码输入译码输出高电平有效译码输出011111101101110110111000Y3Y2Y1Y0A0A1译码输入0000译码输出低电平有效（一）二进制译码器1、3线－8线译码器8个译码输出端低电平有效。使能端STA高电平有效，

STB、STC低电平有效，即当STA=1，

STB=STC=0时译码，否则禁止译码。3位二进制码输入端，从高位到低位依次为A2、A1

和A0。0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输出输入CT74LS138

真值表允许译码器工作禁止译码

Y7~Y0由输入二进制码A2、A1、A0的取值决定。011111111111111111010101010101010100010000000000输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1译出了8个最小项的反函数，即8个输出为与非式。低位片高位片例用两片CT74LS138组成的4线–16线译码器。低3位码从各译码器的码输入端输入。高位码A3与高位片STA端和低位片STB端相连，因此，A3=0时低位片工作，A3=1时高位片工作。

该STA不用，应接有效电平1。

E作4线–16线译码器使能端，低电平有效。16个译码输出端2、译码器的扩展CT74LS138组成的4线–16线译码器工作原理E=1时，两个译码器都不工作，输出Y0~Y15都为高电平1。(1)A3=0时，高位片不工作，低位片工作，译出与输入0000~0111分别对应的8个输出信号Y0~Y7。(2)A3=1时，低位片不工作，高位片工作，译出与输入1000~1111分别对应的

8

个输出信号

Y8~

Y15。E=0时，允许译码。低位片高位片将BCD码的十组代码译成0~9十个对应输出信号的电路，称为二–十进制译码器，又称4线–10线译码器。（二）二-十进制译码器

8421BCD码输入端，从高位到低位依次为A3、A2、A1和A0。10个译码输出端，低电平0有效。4线-10线译码器CT74LS42逻辑示意图Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3111111111111111111111111011111111111111011111111111100111111111111110111111111110101伪码011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3输出输入十进制数4线-10线译码器CT74LS42真值表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101伪码01输出、不用，并将A3用作使能端时，可用作3线-8线译码器。YA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3a数码显示器bcdefgbcdefgabcdefga（三）数码显示译码器

将输入的BCD码译成相应输出信号，以驱动显示器显示出相应数字的电路。

1、数码显示译码器的结构和功能示意图0101a数码显示器bcdefgYA0A1A2数码显示译码器译码器YYYYYY驱动器YYYYYYYA3bcdefgabcdefga输入BCD码输出驱动七段数码管显示相应数字00012、数码显示器简介数字设备中用得较多的为七段数码显示器，又称数码管。常用的有半导体数码显示器(LED)和液晶显示器(LCD)等。它们由七段可发光的字段组合而成。（1）七段半导体数码显示器(LED)abcdefgDPagfCOMbcedCOMDPabcdefgDP发光字段，由管脚a~g电平控制是否发光。小数点，需要时才点亮。显示的数字形式主要优点：字形清晰、工作电压低、体积小、可靠性高、响应速度快、寿命长和亮度高等。

主要缺点：工作电流大，每字段工作电流约10mA。共阳接法

共阴接法

半导体数码显示器内部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流电阻

a~g和DP为低电平时才能点亮相应发光段。

a~g和DP为高电平时才能点亮相应发光段。共阳接法数码显示器需要配用输出低电平有效的译码器。

共阴接法数码显示器需要配用输出高电平有效的译码器。RR共阳极共阴极即液态晶体（2）液晶显示器(LCD)点亮七段液晶数码管的方法与半导体数码管类似。

主要优点：工作电压低，功耗极小。主要缺点：显示欠清晰，响应速度慢。

液晶显示原理：无外加电场作用时，液晶分子排列整齐，入射的光线绝大部分被反射回来，液晶呈透明状态，不显示数字；当在相应字段的电极上加电压时，液晶中的导电正离子作定向运动，在运动过程中不断撞击液晶分子，破坏了液晶分子的整齐排列，液晶对入射光产生散射而变成了暗灰色，于是显示出相应的数字。当外加电压断开后，液晶分子又将恢复到整齐排列状态，字形随之消失。（3）七段显示译码器输入：二-十进制代码输出：译码结果，可驱动相应的七段数码管显示正确的数字。BCD—七段显示器的真值表(共阴)

集成时为了扩大功能，增加熄灭输入信号BI、灯测试信号LT、灭“0”输入RBI和灭“0”输出RBO。其功能介绍如下：

BI：当BI=0时，不管其它输入端状态如何，七段数码管均处于熄灭状态，不显示数字。

LT：当BI=1，LT=0时，不管输入DCBA状态如何，七段均发亮，显示“8”。它主要用来检测数码管是否损坏。

RBI:当BI=LT=1，RBI=0时，输入DCBA为0000，各段均熄灭，不显示“0”。而DCBA为其它各种组合时，正常显示。它主要用来熄灭无效的前零和后零。如0093.2300，显然前两个零和后两个零均无效，则可使用RBI使之熄灭，显示93.23。RBO：当本位的“0”熄灭时，RBO=0，在多位显示系统中，它与下一位的RBI相连，通知下位如果是零也可熄灭。表4–14真值表（共阳）显示译码器与共阴极数码管的连接图显示译码器与共阳极数码管的连接图（4）用译码器实现组合逻辑函数由于二进制译码器输出端能提供输入变量的全部最小项，而任何组合逻辑函数都可以变换为最小项之和的标准式，因此用二进制译码器和门电路可实现任何组合逻辑函数。当译码器输出低电平有效时，选用与非门进行综合；译码器输出高电平有效时，选用或门综合。由于有A、B、C三个变量，故选用3线-8线译码器。解：(1)

根据逻辑函数选择译码器例1试用译码器和门电路实现逻辑函数选用3线-8线译码器CT74LS138，并令A2=A，A1=B，A0=C。(2)

将函数式变换为标准与-或式(3)根据译码器的输出有效电平确定需用的门电路(4)画连线图CT74LS138输出低电平有效，，i=0~7因此，将Y函数式变换为采用

5输入与非门，其输入取自Y1、Y3、Y5、Y6和Y7。例2试用译码器实现全加器。解：(1)分析设计要求，列出真值表设被加数为Ai

，加数为Bi

，低位进位数为Ci-1。输出本位和为Si

，向高位的进位数为Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi输出输入(3)选择译码器选用3线–8线译码器CT74LS138。并令A2=Ai，A1=Bi，A0=Ci-1。(2)根据真值表写函数式(4)根据译码器的输出有效电平确定需用的门电路(5)画连线图CT74LS138输出低电平有效，，i=0~7因此，将函数式变换为AiBiCi-1SiCi图4–48译码器作为其它芯片的片选信号作业：书P11523D0YD1D2D34

选

1

数据选择器工作示意图A1A0数据选择器:根据地址码的要求，从多路输入信号中选择其中一路输出的电路.又称多路选择器(Multiplexer，简称MUX)或多路开关。多路输入一路输出地址码输入10Y=D1D1常用2选1、4选1、8选1和16选1等数据选择器。

数据选择器的输入信号个数N与地址码个数n的关系为

N=2n4.3.3数据选择器及数据分配器数据分配器:根据地址码的要求，将一路数据分配到指定输出通道上去的电路。Demultiplexer，简称DMUXY0DY1Y2Y34

路数据分配器工作示意图A1A0一路输入多路输出地址码输入10Y1=DD发送端，并-串接收端，串-并01一、数据选择器1、双4选1数据选择器74LS153使能端输出端数据输入共用地址输入1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0000××××××11Y1D01D11D21D3A0A11ST输出输入74LS153数据选择器1真值表1D01D11D21D31ST使能端低电平有效1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0001D01D11D21D30××××××1数据选择器2的逻辑功能同理。

1ST=1时，禁止数据选择器工作，输出1Y=0。

1ST=0时，数据选择器工作。输出哪一路数据由地址码A1A0决定。1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0000××××××11Y1D01D11D21D3A0A11ST输出输入74LS153数据选择器1真值表1D01D11D21D31×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0001D01D11D21D30××××××1D1D2YD3STA1A0D04选1数据选择器逻辑图4选1数据选择器输出逻辑表达式Y=(A1A0D0+A1A0D1+A1A0D2+A1A0D3)STY=A1A0D0+A1A0D1+A1A0D2+A1A0D3

=m0D0+m1D1+m2D2+m3D374LS153数据选择器输出函数式1Y

=A1A01D0+A1A01D1+A1A01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y

=A1A02D0+A1A02D1+A1A02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D32、8选1数据选择器CT74LS151CT74LS151的逻辑功能示意图使能端，低电平有效地址信号输入端8路数据输入端互补输出端ST

=

1

时禁止数据选择器工作

ST

=

0

时，数据选择器工作。选择哪一路信号输出由地址码决定。8选1数据选择器CT74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST输出输入8选1数据选择器CT74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST输出输入CT74LS151输出函数表达式Y=A2A1A0D0

+A2A1A0D1

+

A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+

m6D6+m7D7(1)使用使能端进行扩展例1将4选1数据选择器扩为8选1数据选择器。解用二片4选1和一个反相器、一个或门即可。如图4-51所示，第三个地址端A2直接接到Ⅰ的使能端，通过反相器接到Ⅱ的使能端。当A2=0时，Ⅰ选中，Ⅱ禁止。F输出F1，即从D0~D3中选一路输出；当A2=1时，Ⅰ禁止，Ⅱ选中。F输出F2,即从D4~D7中选一路输出。3、数据选择器的扩展图4–514选1扩展为8选1

例2

将4选1数据选择器扩大为16选1数据选择器。解由于16选1有16个数据输入端，因此至少应该有四片4选1数据选择器，利用使能端作为片选端。片选信号由译码器输出端供给。16选1应该有四个地址端，高两位作为译码器的变量输入，低两位作为4选1数据选择器的地址端。电路连接如图4-52所示。当A3A2为00时，选中Ⅰ片，输出F为D0~D3;当A3A2为01时，选中Ⅱ片，输出F为D4~D7;当A3A2为10时，选中Ⅲ片，输出F为D8~D11；当A3A2为11时，选中Ⅳ片，输出F为D12~D15。图4–524选1扩大为16选1

(2)不用使能端进行扩展。图4-53不用使能端且采用二级级联扩展数据选择器四选一扩为八选一；四选一扩为十六选一

二、用数据选择器实现组合逻辑函数

由于数据选择器在输入数据全部为1时，输出为地址输入变量全体最小项的和。例如4选1数据选择器的输出Y=m0D0+m1D1+m2D2+m3D3当D0=D1=D2=D3=1时，Y=m0+m1+m2+m3。当D0~D3为0、1的不同组合时，Y可输出不同的最小项表达式。而任何一个逻辑函数都可表示成最小项表达式，因此用数据选择器可实现任何组合逻辑函数。1、当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接将逻辑函数输入变量有序地加到数据选择器的地址输入端。2、当逻辑函数的变量个数多于数据选择器的地址输入变量个数时，应分离出多余的变量用数据替代，将其余变量有序地加到数据选择器的地址输入端。

CT74LS151有A2、A1

、A0三个地址输入端，正好用以输入三变量A、B、C。例1试用数据选择器实现函数

Y=AB+AC+BC。该题可用代数法或卡诺图法求解。Y为三变量函数，故选用8选1数据选择器，现选用CT74LS151。代数法求解解：(2)写出逻辑函数的最小项表达式Y=AB+AC+BC=ABC+ABC+ABC+ABC(3)

写出数据选择器的输出表达式Y′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比较

Y和

Y′两式中最小项的对应关系(1)选择数据选择器令A=A2，B=A1，C=A0则Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+++为使Y=Y′，应令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)画连线图(1)选择数据选择器选用CT74LS151(2)画出

Y和数据选择器输出

Y

的卡诺图(3)比较逻辑函数

Y

和

Y的卡诺图设Y=Y、A=A2、B=A1、C=A0对比两张卡诺图后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)画连线图ABC0100011110

1

1

1

1

0

0

0

0Y的卡诺图A2A1A00100011110

D6D7D5D3D0D1D2D4Y′的卡诺图1

1

1

1

D6D7D5D3卡诺图法求解解：与代数法所得图相同例2

用数据选择器实现三变量多数表决器。

三变量多数表决器真值表及8选1数据选择器功能如表4-17所示。则A2A1A0FDi00000101001110010111011100010111D0D1D2D3D4D5D6D7表4–17真值表与4选1方程对比

由公式确定Di如下：

为使F′=F则令

若用4选1数据选择器实现图4–55例2电路连接图

21例3

用4选1数据选择器实现如下逻辑函数:F=∑(0,1,5,6,7,9,10,14,15)解选地址A1A0变量为AB，则变量CD将反映在数据输入端。如图4-57所示。图4–57用卡诺图设计例332例4

运用数据选择器产生01101001序列。解利用一片8选1数据选择器，只需D0=D3=D5=D6=0，D1=D2=D4=D7=1即可产生01101001序列，如图4-58所示。

图4–58数据选择器产生序列信号三、数据分配器（多路分配器）

将一路输入分配至多路输出，一般由译码器完成。

图4–59数据分配器方框图和开关比拟图

用3线–8线译码器CT74LS138构成8路数据分配器。A2~A0

为地址信号输入端，Y0~Y7

为数据输出端，三个使能STA、STB、STC

中的任一个都可作数据D输入端。输出原码的接法输出反码的接法作业：书P11626(5),30(a)补充：用8选1数据选择器实现函数F=A⊕B⊕C4.3.4数字比较器1、一位数字比较器

将两个一位数A和B进行大小比较，一般有三种可能：A>B,A<B和A=B。因此比较器应有两个输入端：A和B；三个输出端：FA>B,FA<B和FA=B。假设与比较结果相符的输出为1，不符的为0，则可列出其真值表如表4-18所示。由真值表得出各输出逻辑表达式为输入输出ABF

A>BFA<BF

A=B0001011001001001001表4–18一位比较器真值表

⊙图4–60一位比较器逻辑图

2、集成数字比较器图4–61四位比较器74LS85引脚图

级联输入输出表4–1974LS85比较器功能表

(1)若A3>B3，则可以肯定A>B，这时输出FA>B=1;若A3<B3，则可以肯定A<B,这时输出FA<B=1。(2)当A3=B3时，再去比较次高位A2,B2。若A2>B2,则FA>B=1；若A2<B2，则FA<B=1。(3)只有当A2=B2时，再继续比较A1,B1。……依次类推，直到所有的高位都相等时，才比较最低位。这种从高位开始比较的方法要比从低位开始比较的方法速度快。应用“级联输入”端能扩展逻辑功能。

由功能表(表4-19)的最后三行可看出,当A3A2A1A0=B3B2B1B0时，比较的结果决定于“级联输入”端，这说明：(1)当应用一块芯片来比较四位二进制数时，应使级联输入端的“A=B”端接1，“A>B”端与“A<B”端都接0，这样就能完整地比较出三种可能的结果。(2)若要扩展比较位数时，可应用级联输入端作片间连接。3.集成比较器功能的扩展

(1)串联方式扩展。例如，将两片四位比较器扩展为八位比较器。可以将两片芯片串联连接，即将低位芯片的输出端FA>B,FA<B和FA=B分别去接高位芯片级联输入端的A>B,A<B和