模拟电路与数字电路第9章组合逻辑电路

第9章组合逻辑电路

组合逻辑电路:电路在任一时刻的输出状态仅由该时刻的输入信号决定,与电路在此信号输入之前的状态无关.

组合电路通常由一些逻辑门构成,许多具有典型功能的组合电路已集成为商品电路.

9.1由基本逻辑门构成的组合电路的分析和设计9.1.1

组合电路的一般分析方法分析步骤:(1)根据逻辑电路图,写出输出逻辑函数表达式;(2)根据逻辑表达式,列出真值表;(3)由真值表或表达式分析电路功能.例:分析下图所示逻辑电路P1P2P3P4F=P2+P3+P4P2=A·P1P3=B·P1P4=C·P1P1=ABC=(A+B+C)·ABC真值表:ABCF000100100100011000010101001111逻辑功能:

一致电路=ABC+ABC&ABCF&&&≥19.1.2组合电路的一般设计方法一般步骤:(1)由实际逻辑问题列出真值表;(2)由真值表写出逻辑表达式;(3)化简、变换输出逻辑表达式；(4)画出逻辑图。例:试用与非门设计一个三变量表决电路,表决规则为少数服从多数.解:(1)列真值表设:由A、B、C表示三个输入变量，F表示表决结果。并设A、B、C为1表示赞成，为0表示反对；F为1表示表决通过，为0表示不通过。ABCF000000100100011100010111011111(2)化简、求最简函数表达式ABC01000111101111F=AB+AC+BC=AB·AC·BC(3)画电路图ABCF&&&&例设计一个两位二进制数比较器。解设被比较的数分别为A=A1A0,B=B1B0;比较的结果为:A1A0>B1B0时，输出F1=1；A1A0=B1B0时，输出F2=1；A1A0<B1B0时，输出F3=1.列真值表：A1A0B1B0

F1

F2

F3

A1A0B1B0

F1

F2

F30000010100010000010011001100001000110100100011001101100101001001100100010101011011000110001111010001110011111010画卡诺图化简：A1A0B1B00001111000011110111111F1F1=A1B1+A1A0B0+A0B1B0A1A0B1B000011110000111101111F2F2=A1A0B1B0+A1A0B1B0+A1A0B1B0+

A1A0B1B0A1A0B1B00001111000011110111111F3F3=A1B1+A1A0B0+A0B1B0按F1、F2和F3表达式可方便地用门电路实现比较器的逻辑功能。（图略，可作为一习题，请在课后完成。）

9.2MSI构成的组合逻辑电路本节将介绍几种常用的中规模集成电路(MSI),这些中规模集成电路分别具有特定的逻辑功能,称为功能模块,用功能模块设计组合逻辑电路,具有许多优点.9.2.1自顶向下的模块化设计方法顶:指系统功能,即系统总要求,较抽象.向下:指根据系统总要求,将系统分解为若干个子系统,再将每个子系统分解为若干个功能模块……,直至分成许多各具特定功能的基本模块为止.例:设计一个数据检测系统,功能表如下:S1S2

输出功能00A+B01A－B0Min(A,B)11Max(A,B)数据A、B分别来自两个传感器.B:数据检测系统

B1:输入传感器数据

B2

计算值

B3

选择输出

B11传感器A

B12传感器BB21A+BB22A－BB23Min(A,B)B24Max(A,B)*****

B231

比较

A和B

B232

选择

Min**

B241

比较

A和B

B242

选择

Max**顶层*：叶结点分层设计树AB

B11转换A

B12转换B

B21二进制加法

B22二进制减法

B231

比较

B241

比较

B242

选择

B232

选择

B3输出选择S1S2B1:输入B2:计算

功能选择输出传感器

分层方框图minmaxB23B249.2.2编码器将信息(如数和字符等)转换成符合一定规则的二进制代码.一、

二进制编码器用n位二进制代码对N=2n个特定信息进行编码的逻辑电路.设计方法:

以例说明设计一个具有互相排斥输入条件的编码器.输入:X0、X1、X2、X3输出：A1、A0对应关系：输入A1A0

X000

X101

X210

X311X3X2X1X0A1A00000××0001000010010011××0100100101××0110××0111××000111001××010××1011××100××1101××1110××1111××

X3X2X1X0000111100001111011××××××××××××00A1=X2+X3000111100001111010××××××××××××01X3X2X1X0A0=X1+X34线—2线编码器电路图：≥1≥1X2X3X3X1A1A0编码器在任何时候只允许有一个输入信号有效;(2)电路无X0输入端;(3)电路无输入时,编码器的输出与X0编码等效.PLAY带输出使能(Enable)端的优先编码器:输出使能端:用于判别电路是否有信号输入.优先:对输入信号按轻重缓急排序,当有多个信号同时输入时,只对优先权高的一个信号进行编码.下面把上例4线—2线编码器改成带输出使能(Enable)端的优先编码器,假设输入信号优先级的次序为:X3,X2,X1,X0.X3X2X1X0A1A0E0000000

1000100000100100011010010010001011000

11010001111001

0001101

0011101

0101101

01111011001101

1011101

1101101

111110

X3X2X1X000011110000111101100111111111100A1=X2+X3X3X2X1X000011110000111101001000111111101A0=X3+X2X1EO=X3X2X1X0=X3+X2+X1+X0≥1≥1&≥1X2X1X3X2X0A0A1EO编码器电路图二、

二－十进制编码器输入:I0,I1,I2……I9,表示十个要求编码的信号.输出:BCD码.电路有十根输入线,四根输出线,常称为10线—4线编码器三、通用编码器集成电路两种主要集成电路:10线—4线优先编码器;8线—3线优先编码器.123456789I1I2I3I9HPRI/BCD1248Y0Y1Y2Y3741471、74147为10线—4线优先编码器,输入为低电平有效,输出为8421BCD

反码,HPRI是最高位优先编码器的说明.输出（8421反码）十进制数10线—4线优先编码器真值表(74147)输入I1I2I3I4I5I6I7I8I9Y3Y2Y1Y00987654321111111111××××××××××××××××××××××××××××××××××××

0010110111011110111110111111011111110111111110110011110001001101010111100110111101111例如:若输入I8、I5、I2为0（有效），其它输入为1

。则编码器对I8进行编码，输出Y3Y2Y1Y0=0111（1000的反码）。10线—4线编码器的逻辑图及管脚图见教材100页图3.14输出表达式：用公式法化简。为了便于用与或非门实现，合并使函数值为0的最小项，先求出反函数最简与或式，然后再取反求出函数的最简与或非式。由于被排斥的变量（×）取值如何对输出无影响，所以可从相应最小项中去掉。如：(Y3)

=I9+I8I9=I8+I9Y3=I8+I9YEX1234567I0I1I2I7HPRI/BIN124Y0Y1Y2074148YSENST2、74148为8线—3线优先编码器,输入为低电平有效,输出为3位二进制反码,HPRI是最高位优先编码器的说明.图中:ST端为输入控制端,当ST=0时,电路处于正常工作状态;当ST=1时,电路禁止工作,Y2Y1Y0=111,

YS=1,YEX=1YS=STI0I1I2I3I4I5I6I7YEX=ST(I0+I1+I2+I3+I4+I5+I6+I7)YS：选通输出端.YEX:扩展输入端.当ST=0(即正常工作时),若无编码信号输入(即编码输入信号Ii均为1),则YS=0.说明当YS=0时,电路在工作状态,但无编码信号输入.这时Y2Y1Y0=111;若有编码信号输入,则YS=1.当ST=0(即正常工作时),若有编码信号输入(即至少有一个Ii为0),则YEX=0.说明当YEX=0时,电路在工作状态,而且有编码信号输入.若无编码信号输入,则YEX=1.输出（二进制反码）Y2Y1Y0YEX

Ys

8线—3线优先编码器真值表(74148)输入1000000000

11111111××

××××××

11110000010010101001011011000110101110011110111111STI0I1I2I3I4I5I6I7×××××××0××

××

××

01××××

×0

11××××

01

11××

×0

11

11××

01

11

11×0

11

11

11

01

11

11

11Y2=ST(I7+I6I7+I5I6I7+I4I5I6I7)

=ST(I4+I5+I6+I7)编码器扩展举例:试用两片74148编码器和逻辑门构成16线—4线优先编码器YEX1234567I0I7HPRI/BIN124074148YSENSTYEX1234567I8I15HPRI/BIN124074148YSENST&&&a0a1a2a3分析：对应于输入I0~I7的编码输出的低3位a0a1a2与对应于输入I8~I15的编码输出的低3位a0a1a2是完全相同的，所不同的只是最高位a3，前者的a3为逻辑1，后者的a3为逻辑0。1111~10000111~0000YEX1234567I0I7HPRI/BIN124074148YSENSTYEX1234567I8I15HPRI/BIN124074148YSENST&&&a0a1a2a3001111111110I15~I5均为1时,如I4=00问题思考：若用四片74148和逻辑门构成一个

32线—5线编码器，电路如何设计？若用一片74148和逻辑门构成一个二—十进制（BCD码）优先编码器，电路又如何设计？9.2.3译码器一、

二进制译码器X0X1Xn-1Y0Y1二进制译码器……译码是编码的逆过程，作用是将一组码转换为确定信息。输入：二进制代码，有n个；输出：2n

个特定信息。1、译码器电路结构以2线—4线译码器为例说明高电平输出有效的2线–4线译码器电路Y0=BA=m0Y1=BA=m1Y2=BA=m2Y3=BA=m3MSB&&&&11ABLSBY0Y1Y2Y3.....BAY0Y1Y2Y300100001010000010110001

低电平输出有效的2线–4线译码器电路MSB&&&&11ABLSBY0Y1Y2Y3.....Y0=BA=m0Y1=BA=m1Y2=BA=m2Y3=BA=m3BAY0Y1Y2Y300011101101101101111110

由前面分析容易得出:①高电平输出有效二进制译码器,其输出逻辑表达式为:Yi=mi

(mi为输入变量所对应的最小项)②低电平输出有效二进制译码器,其输出逻辑表达式为:Yi=mi

(mi为输入变量所对应的最小项)2、用译码器实现组合逻辑函数原理:二进制译码器能产生输入信号的全部最小项,而所有组合逻辑函数均可写成最小项之和的形式.例试用3线–8线译码器和逻辑门实现下列函数F(Q,X,P)=Σm(0，1，4，6，7）=ΠM（2，3，5）解题的几种方法：(1)利用高电平输出有效的译码器和或门。F(Q,X,P)=m0+m1+m4+m6+m701234567ABCPXQ高位≥1F（Q，X，P）F(Q,X,P)=m0+m1+m4+m6+m7(2)利用低电平输出有效的译码器和与非门。F(Q,X,P)=m0m1m4m6m701234567ABCPXQ高位F（Q，X，P）&F(Q,X,P)=m0m1m4m6m7(3)利用高电平输出有效的译码器和或非门。F(Q,X,P)=Σm(0，1，4，6，7）=m2+m3+m501234567ABCPXQ高位≥1F（Q，X，P）(4)利用低电平输出有效的译码器和与门。F(Q,X,P)=m2m3m501234567ABCPXQ高位F（Q，X，P）&F(Q,X,P)=m2m3m53、译码器的使能控制输入端(1)利用使能输入控制端，既能使电路正常工作，也能使电路处于禁止工作状态；(2)利用使能输入控制端，能实现译码器容量扩展。EN为使能控制输入端，EN=0，输出均为0；EN=1，输出译码信号。电路满足：Yi=miEN&&&&11ABLSBY0Y1Y2Y3ENMSB逻辑图Y0Y1Y2Y3ENAB逻辑符号利用使能端实现扩展的例子：Y0Y1Y2Y3ENABY0Y1Y2Y3ENAB1I0I1I2Y0Y1Y2Y4Y3Y5Y6Y7（1）（2）当I2=0时，(1)片工作,(2)片禁止.当I2=1时,(1)片禁止,(2)片工作.由两片2线—4线译码器组成3线—8线译码器

二、二—十进制译码器输入:BCD码.输出:十个高、低电平.(常称4线—10线译码器)伪码A3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7Y8Y90000011111111100011011111111001011011111110011111011111101001111011111010111111011110110111111011101111111111011100011111111011001111111111010101111111111

11111111111111输出低电平有效真值表4线—10线译码器逻辑表达式：Y0=A3A2A1A0Y1=A3A2A1A0Y2=A3A2A1A0Y3=A3A2A1A0Y4=A3A2A1A0Y5=A3A2A1A0Y6=A3A2A1A0Y7=A3A2A1A0Y8=A3A2A1A0Y9=A3A2A1A0三、

通用译码器集成电路

1、74138

带使能端3线—8线译码器01234567BIN/OCT124&ENa0a1a2S1S2S3Y0Y1Y2Y3Y4Y5Y6Y7②S1S2S3=001,电路工作;

否则,电路禁止工作,电路输出均为1.①电路输出低电平有效;3线—8线译码器真值表（74138）输入S3S1+S2

a0

a1

a2序号

0

1

禁止345672输出Y0Y1Y2Y3Y4Y5Y6Y7

1

1

1

1

1

1

1

1

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1

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1

1

1

1

1

10000000

00

00000000000000

0

0

0

0

0

074138应用举例:试用两片74138构成4线—16线译码器01234567BIN/OCT124&ENY8Y9Y10Y11Y12Y13Y14Y1501234567BIN/OCT124&ENa0a1a2Y0Y1Y2Y3Y4Y5Y6Y7Vcca3.......思考题：试用74138和逻辑门实现逻辑函数：F(A,B,C)=Σm(1,3,5,7)2、74154015BIN/SIXTEEN1248&ENa0a1a2S1S2Y0Y15a3……4线—16线译码器3、744209BCD/DEC1248a0a1a2Y0Y9a3……4线—10线译码器四、译码器做数据分配器数据分配器的功能和数据选择器相反,是将一个输入通道上的信号送到多个输出端中的某一个.DENY0Y1Y2Y3A1A0数据分配器一分四数据分配器例子:功能表ENA1A0Y0Y1Y2Y30××0000100D0001010D0011000D0111000D逻辑表达式Yi=(A1A0D+A1A0D+A1A0D+A1A0D)·EN=(miD)·EN&&&&&2线—4线译码器A1A2DENm0m1m2m3Y0Y1Y2Y3逻辑图由译码器构成数据分配器的例子:015BIN/SIXTEEN1248&ENa0a1a2S1S0Y0Y15a3……4线—16线译码器D实际上,数据分配器一般由带使能端的译码器构成.试用4线—16线译码器74154实现1分16的数据分配器功能Yi=mis1s0(mi是由a3a2a1a0构成的最小项)Yi=miDs0令S1=Ds0=0=miD五、

显示译码器1、半导体数码管abcdfeg七段显示器（LED）abcdfeg七段显示器分类：①共阴abcdefg②共阳阳极加高电平字段亮。阴极加低电平字段亮。abcdefg

1

2、

显示译码器功能：将表示数字的BCD码转换成七段显示码。七段显示译码器DCBAabcdefg输入：BCD码输出：七段显示码。显示译码器设计步骤：（以输入8421BCD码、输出驱动共阳显示器为例）①列真值表；②化简、写最简函数表达式；③画电路图。真值表DCBA

abcdefg

显示00000000001000011001111100100010010200110000110301001001100401010100100501100100000601110001111700000000008100100001009化简后表达式:a=ABCD+ABCb=ABC+ABCc=ABCd=ABC+ABC+ABCDe=A+ABCf=AB+ABCD+ABCg=ABC+BCD化简说明:①利用了无关项;②考虑了多输出逻辑函数化简中的公共项.思考题：根据上面设计，判断当输入DCBA为1010时，LED显示什么？9.2.4数据选择器功能:从多路输入数据中选择其中的一路送至输出端.数据选择器简称MUX,数据选择器的数据输入端数称为通道数.常见的数据选择器有：二选一、四选一、八选一、和十六选一等数据选择器。一、

数据选择器电路结构1、一个N选一的数据选择器：N路数据输入端一路数据输出端

K路地址码输入端（2K=N）地址码输入数据输入D0D1D2D3Y译码器A0A1数据输出1、数据选择器功能示意图:(以四选一数据选择器为例)(1)、功能表A1A0Y00D001D10D211D3

Y=(A1A0)D0+(A1A0)D1

+(A1A0)D2+(A1A0)D3Y=ΣmiDii=03(2)、输出函数表达式:A1A0Y00D001D10D211D3

(1)、功能表地址数据输出&&&&≥11A0A1D0D1D2D3Y1(3)、电路图2、数据选择器通道扩展：由四选一数据选择器组成十六选一数据选择器的例子ZYA1A0D0D1D2D3YA1A0D0D1D2D3YA1A0D0D1D2D3YA1A0D0D1D2D3YA1A0D0D1D2D3A1A0A3A2I0I1I2I3I4I5I6I7I8I9I10I11I12I13I14I15(1)(2)(3)(4)(5)0000~0011(5)(1)0100~0111(5)(2)1000~1011(5)(3)1100~1111(5)(4)A3A2A1A0二、

通用数据选择器集成电路输入数TTLCMOS(数字)CMOS(模拟)ECL1674150451540672×874451409687415145124051101644×4744532×47415345394052101748×2746044×2741574519406610159常用MUX集成电路以双四选一MUX74153和八选一MUX74151说明之.1、双四选一MUX74153EN012301｝G03MUXA0A11ST1D01D11D21D32D02D12D22D32ST1Y2Y74153Y=(A1A0D0+A1A0D1

+A1A0D2+A1A0D3)ST公共控制框控制作用以“与”关联符号G表示，后面是0、1、

2、3的简写。两个相同的单元框每个单元：其中ST为低电平有效，用EN说明它的使能作用，由于这个EN后面无数字所以对本单元全部输入端0~3均起作用。01234567012G07MUXA0A1D0D1D2D3D4D5D6D7YY74151A2ENSTY=（ΣmiDi）STi=0

72、八选一MUX74151数据的反码Y的输出3、利用选通控制端实现通道扩展的例子:EN012301｝G03MUXA0A11STD0D1D2D3D4D5D6D72ST1Y2Y741531A2≥1YA2=0

时,由A1A0选择1DiA2=1时,由A1A0选择2Di三、数据选择器的应用1、

用数据选择器实现组合逻辑函数基本思想:

由数据选择器的一般表达式Y=ΣmiDi可知,利用地址变量产生所有最小项,通过数据输入信号Di的不同取值,来选取组成逻辑函数的所需最小项.假设要实现的逻辑函数的输入变量数为L，实际选用的数据选择器的地址输入端数为k（1）、L<k时的设计方法例试用八选一数据选择器74151实现逻辑函数

F(A,B,C)=Σm(1,2,4,7)解:待实现的函数为:F(A,B,C)=Σm(1,2,4,7)=ABC+ABC+ABC+ABC74151的输出表达式为:Y=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)STF(A,B,C)=Σm(1,2,4,7)=ABC+ABC+ABC+ABCY=(A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7)ST比较两式:令:ST=0A2=A;A1=B;A0=C

D0=D3=D5=D6=0

D1=D2=D4=D7=1要使Y=FY=F0CAB0110100101234567012G07MUX74151EN电路图为：Y=ABCD0+ABCD1+ABCD2+ABCD3+ABCD4+ABCD5+ABCD6

+ABCD7=ABC+ABC+ABC+ABC注意：①用MUX实现逻辑函数时，MUX必须被选通，即ST=0②变量和地址端之间的连接必须正确。(2)、L>k时的设计方法

代数法和卡诺图法

例：试用四选一MUX实现逻辑函数F=ABC+ABC+ABC+ABC解：当MUX被选通时，其输出逻辑表达式为：Y=(A1A0)D0+(A1A0)D1+(A1A0)D2+(A1A0)D3比较两式，令A1=A；A0=B；D0=1，D1=0，D2=C，D3=C则Y=F注：该题的解法不唯一。EN012301｝G03MUXA0A1STD0D1D2D3Y0BA10CCF将函数F写成：F=AB(C+C)+ABC+ABC=AB·1+AB·0+AB·C+AB·C例：用四选一数据选择器实现逻辑函数：F(A,B,C,D)=Σm(1,2,4,9,10,11,12,14,15)解:ABCD0001111000011110111111111AB(C+D)=A1A0D3AB(CD+CD)=A1A0D0AB(CD)=A1A0D1AB(C+D)=A1A0D2令数据选择器的地址A1A0=ABD0=CD+CD=CD·CDD1=CD=CDD2=C+D=CDD3=C+D=CD注：上面采用A、B作为地址变量。实际上，地址变量的选取是任意的，选不同的变量为地址变量时，

数据输入端的信号也要随之变化。EN012301｝G03MUXA0A1STD0D1D2D3Y0BAF&&&&1CDDDCC电路图：如果令数据选择器的地址A1A0=BCABCD0001111000011110111111111

D0D1D2D3BCD=A1A0D0BC(AD)=A1A0D1BCA=A1A0D3D0=DD1=ADD3=AD2=D电路图见教材119页图3.39BCD=A1A0D22、

MUX的其他应用举例①分时多路传输电路EN012301｝G03MUXA0A1STY0FABCDA1A0000001111000001111ABCDABCDAF周期地改变地址输入变量，则可分时地传输多路信息。当b2b1b0=a2a1a0时，Y=0;否则Y=1.②并行数码比较器01234567012G07MUXA0A1D0D1D2D3D4D5D6D7Y74151A2ENST001234567BIN/OCT&EN1a0a1a2b0b1b21247413801234567012G07MUXA0A1D0D1D2D3D4D5D6D7Y74151A2ENST001234567BIN/OCT&EN1a0a1a2b0b1b212474138...D0=Y0=b2b1b0D1=Y1=b2b1b0D7=Y7=b2b1b0当b2b1b0=a2a1a0时Y=a2a1a0

·b2b1b0+a2a1a0

·b2b1b0+···

a2a1a0

·b2b1b0Y=0;Y=1.当b2b1b0=a2a1a0时9.2.5算术运算电路数字信号的算术运算主要是加、减、乘、除四个类型，而加运算为最基础，因此算术运算电路的核心为加法器.一、

基本加法器电路1、

半加器(HA)仅考虑两个一位二进制数相加,而不考虑低位的进位,称为半加.ABSCΣCO半加器逻辑符号设:A、B为两个加数，S为本位的和，C为本位向高位的

进位。则半加器的真值表、方程式、逻辑图如下所示ABCS000001010011110真值表S=AB+AB=A⊕BC=AB逻辑方程=1&ABSC逻辑图•

•

2、

全加器在多位数相加时,除考虑本位的两个加数外,既要考虑低位向本位的进位,又要考虑低位向本位的进位.例:1101被加数1111加数+)11110低位向高位的进位11100和实际参加一位数相加,必须有三个输入变量,它们是:

本位加数

Ai、Bi；低位向本位的进位

Ci-1一位全加器的输出结果为：

本位和

Si

；本位向高位的进位

Ci

一位全加器电路设计：AiBiCi-1CiSi0000000101010010111010001101101101011111=Ai⊕Bi⊕Ci-1Si=（AiBi+AiBi）Ci-1

+（AiBi+AiBi）Ci-1=（Ai⊕Bi）Ci-1+AiBi

Ci=（AiBi+AiBi）Ci-1+AiBi而半加器的和为：S=Ai⊕Bi

因此Si=S

⊕Ci-1

=SCi-1+AiBi(1)一位全加器真值表(2)输出逻辑表达式AiBiSiCiΣCO全加器逻辑符号Ci-1CI因此可由两个半加器实现一个全加器Ci-1SiSCi-1ΣCOAiBiΣCOS=Ai⊕BiAiBi≥1CiSi=S

⊕Ci-1

Ci=SCi-1+AiBi=1&ABSC

半加器逻辑图•

•

(3)全加器电路图PLAY3、

串行进位加法器当有多位数相加时,可模仿笔算,用全加器构成串行进位加法器.A3B3S3C3ΣCOCIA2B2S2C2ΣCOCIA1B1S1C1ΣCOCIA0B0S0C0ΣCOCI四位串行进位加法器串行进位加法器特点:结构简单;运算速度慢.A1A2S1C2ΣCOC0CIB1B2S27482A1A2S1C4ΣCOC0CIA3A4S2B1B2B3B4S3S474834、

MSI加法器模块二、

高速加法器1、

全并行加法器nnnm第一级门第二级门COSAB特点:速度最快;

电路复杂，而无法采用.按组合逻辑电路一般设计方法，电路输出和S和最高位进位信号CO总能直接写成输入信号A和B的最简函数表达式，因此可用二级门结构来实现电路功能。2、

超前进位加法器设计思想:通过逻辑电路提前得出加到每一位全加器上的进位输入信号，而无需从最低位开始逐位传递进位信号。全加器的进位表达式:

Ci=（AiBi+AiBi）Ci-1+AiBi=AiBi+(Ai+Bi)Ci-1令:Gi=

AiBi---进位产生项Pi=(Ai+Bi)---进位传送项则:Ci的一般表达式为：Ci=Gi+PiCi-1=AiBi

Ci-1+AiBi

Ci-1+AiBi

Ci-1+AiBi

Ci-1若两个四位二进制数相加A=A3A2A1A0B=B3B2B1B0则:C0=G0

;C1=G1+P1C0;C2=G2+P2C1=G2+P2G1+P2P1G0由Pi、Gi

并经过两级门电路就可求得进位信号C.实际实现中,是将求Gi和Pi的电路放进全加器中,而将全加器中求进位信号的电路去除.根据Gi

、Pi来求进位信号C的电路称为超前进位电路（CLA）（因为Ci=Gi+PiCi-1）C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1G0四位超前进位加法器结构图：A3B3A2B2A1B1A0B00FAFAFAFAG3

P3S3G2

P2S2G1

P1S1G0

P0S0超前进位电路（CLA）C0C1C2C3三、

加法器的应用举例1、将8421BCD码转换为余3BCD码的代码转换电路.

A1A2S1C4ΣCOC0CIA3A4S2B1B2B3B4S3S47483ABCD1100Y1Y2Y3Y402、

四位二进制加/减器问题：如何将余3BCD码转换为

8421BCD码。(R)2=(P)2

–(Q)2=(P)2+(-Q)2=(P)2+[Q]2=(P)2+(Q)2+1S功能0(P)2+(Q)21(P)2－(Q)2两个运算数分别为:P=P4P3P2P1Q=Q4Q3Q2Q1控制信号为:S补码反码1111A4A3A2A1B4B3B2B1S4S3S2S14A3A2A1A4B3B2B1B4Y3Y2Y1YP4P3P2P1Q4Q3Q2Q1ENSC0C4SMUX(74157)ADDER(7483)S4S3S2S1S功能0(P)2+(Q)21(P)2－(Q)2注：求二进制补码为对原码取反加1。关于减法电路探讨(1)、二进制减法运算

N补=2n

－N原(N原为n位)

N原=2n－N补

N补=N反

+1A－B=A－B原＝A－(2n－B补)=A+B反+1－2n(1)(1)式的实现方法:(以4位数相减为例)A1A2S1ΣCOCIA3A4S2B1B2B3B4S3S47483D1D2D3D41V(借位信号)1借位信号实现减2n的功能:当A+B反+1的高位有进位时,该进位信号和2n相减使最高位为0,反之为1。(2)分两种情况讨论：

第一种：A－B≥1

设A=0101,B=0001

求补码相加演算过程如下：0101(A)(B反)1(加1）01000100(进位反相)+10借位运算结果为4和实际相同。第二种：

A－B<1

设A=0001,B=0101

求补码相加演算过程如下：0001(A)1010(B反)1(加1）11001100(进位反相)+01借位运算结果为－4的补码，最高位的1为符号位。*由V符号决定求补的逻辑图B3B2B1B0A3A2A1A0S3S2S1S0CI4位加法器=1=1=1=1D3D2D1D0D’3D’2D’1D’00VV=0,输出为输入的原码V=1,输出为输入的补码3、

利用7483(四位二进制加法器)构成8421BCD码加法器.二进制数和8421BCD码对照表十进制数二进制数(和)8421BCD码(和)C4S4S3S2S1K4B8B4B2B1

00000000000100001000012000100001030001100011400100001005001010010160011000110700111001118010000100090100101001

10010101000011010111000112011001001013011011001114011101