微机原理与接口技术(Chap2-1)

微机原理与接口技术第二章2012.9.21主讲人：

王建中课程网址：/auto/wjjk/Email:wangjz@Tel:86919060级精品课建设2/4/20231复习2/4/20232复习2/4/20233第二章8086系统结构内容提要微型计算机的发展概况8086CPU内部结构8086CPU引脚及功能8086CPU存储器组织8086CPU系统配置8086CPU时序2/4/20234第二章8086系统结构概述由于制造工艺的原因，微处理器的结构方面所受的限制①引脚数限制（出于工艺和成本考虑）8086：40脚80386：132脚80486：168脚Pentium273脚PentiumIII370脚（Intel酷睿i71366引脚）②芯片面积限制增大芯片面积，成本增加，反而使产品合格率下降，因此不能盲目增大芯片面积。③器件速度限制

目前微处理器采用MOS工艺，可以提高集成度，降低功耗，但速度较慢、负载能力较弱。2/4/20235第二章8086系统结构16位微处理器基本结构具有如下特点①引脚功能复用

提高引脚利用率。例如，数据双向传输可由“读／写”信号来控制，决定数据处于输入还是输出状态。②单总线、累加器结构由于芯片面积限制，使微处理器内部寄存器的数目，数据通路位数受到限制，绝大多数微处理器内部采用单总线、累加器为基础的结构

。③可控三态电路采用可控三态电路与总线相连，当微处理器外部总线同时连接多个部件，可避免总线冲突和信号串扰，不工作器件所连的三态电路处于高阻状态。④总线分时复用地址总线和数据总线使用了相同的引脚，节省了引脚但操作时间增加了。概述

2/4/20236第二章8086系统结构Intel8086CPU16位微处理器，外型为双列直插式，有40个引脚；时钟频率有3种：

8086型微处理器为5MHz，

8086—2型为8MHz，

8086—1型为10MHz；8086CPU有16根数据线和20根地址线，直接寻址空间为220，即为1M字节。8088CPU内部结构与8086基本相同（但对外数据总线只有8条，称为准16位微处理器)。概述2/4/20237§2-18086CPU结构一、8086CPU内部结构一般CPU结构Intel酷睿i72/4/20238§2-18086CPU结构8086CPU内部结构一般CPU结构

取指令取操作数

执行指令

送结果DSESSSCSIP数据暂存器执行部件控制电路指令译码器总线接口控制电路AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组BIUABDBCB地址加法器指令队列PSW标志寄存器EU运算器DSESSSCSIP数据暂存器执行部件控制电路指令译码器总线接口控制电路AXBXCXDXAHBHCHDHSIDIBPSPALBLCLDL寄存器组地址AB数据总线DB控制总线CB地址加法器指令队列运算器PSW标志寄存器2/4/20239总线接口部件BIU：取指令、读操作数、送结果。指令执行部件EU：从BIU的指令队列中取出指令，执行指令。§2-18086CPU结构8086CPU内部结构2/4/202310总线接口部件BIU（BusInterfaceUnit）（1）功能物理地址形成、取指令、指令排队、读／写操作数、总线控制。（2）组成16位段地址寄存器16位指令指针寄存器20位物理地址加法器6字节指令队列总线控制逻辑

（3）工作过程

形成物理地址，发读信号（/RD），取指令送入指令队列。§2-18086CPU结构8086CPU内部结构2/4/202311工作过程

§2-18086CPU结构8086CPU内部结构2/4/202312指令执行部件EU（ExecutionUnit）⑴功能指令译码、执行指令。⑵组成

算术逻辑运算单元ALU标志寄存器PSW寄存器组EU控制器⑶工作过程

从BIU的指令队列取得指令、进行译码、执行指令

。

§2-18086CPU结构8086CPU内部结构2/4/202313工作过程

§2-18086CPU结构8086CPU内部结构2/4/202314寄存器的作用：存放运算过程中所需要的操作数地址、操作数及中间结果。寄存器的特点：存取速度比存储器快得多。寄存器的分类：通用寄存器组指针和变址寄存器段寄存器指令指针及标志位寄存器。CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15870150150150§2-18086CPU结构寄存器结构2/4/202315目的变址寄存器DestinationIndexSIDIBPSPAX

累加器AccumulatorBX基数寄存器BaseCX

计数寄存器CountDX

数据寄存器DataAHBHCHDHALBLCLDLIPPSWDSESSSCS数据段寄存器DataSegment附加段寄存器ExtraSegment堆栈段寄存器StackSegment代码段寄存器CodeSegment状态标志寄存器ProcessorStatusWord指令指针寄存器InstructionPointer变址寄存器段寄存器控制寄存器通用寄存器源变址寄存器SourceIndex基址指针寄存器BasePoint堆栈指针寄存器StackPoint指针寄存器数据寄存器§2-18086CPU结构寄存器结构2/4/202316AXBXCXDXAHBHCHDHALBLCLDL通用寄存器15870累加器基址寄存器计数寄存器数据寄存器CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15870150150150通用寄存器§2-18086CPU结构寄存器结构2/4/202317指针和变址寄存器SPBPSIDI堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器指针和变址寄存器150CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15870150150150BP、SP指针寄存器与SS联用SI、DI变址寄存器，与DS联用§2-18086CPU结构寄存器结构2/4/202318CSDSSSES代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器段寄存器150CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15870150150150段寄存器代码段寄存器CS：存放可执行的指令代码；数据段寄存器DS：存放操作的数据；附加段寄存器ES：存放操作的数据；堆栈段寄存器SS：开辟为程序执行中所要用的堆栈区；物理地址的形成：16×段基址+段内偏移地址

§2-18086CPU结构寄存器结构2/4/202319CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15870150150150IP指令指针寄存器150指令指针寄存器IP§2-18086CPU结构寄存器结构2/4/202320CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15870150150150PSW标志寄存器150标志寄存器PSW1511109876543210OFDFIFTFSFZFAFPFCF状态标志(6个)：CP、PF、AF、ZF、SF和OF)控制标志(3个)：TF、IF、DF存放运算结果的特征、常用于条件转移指令。

§2-18086CPU结构寄存器结构2/4/202321AF(AuxiliaryFlag)：辅助进位标志位低4位向高4位进位或借位时，AF＝1。（BCD数运算）CSDSSSESAXBXCXDXDPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15870150150150标志寄存器PSW1511109876543210OFDFIFTFSFZFAFPFCFCF

(CarrvFlag)：进位标志位

最高位有进位或借位时，CF＝1。

PF

(ParityFlag)：奇偶校验标志位本次运算结果低8位中有偶数个“1”时，PF＝1；有奇数个“1”时，PF＝0。

ZF(ZeroFlag)：全零标志位本次运算结果为0时，ZF＝1，否则ZF＝0。SF(SignFlag)：符号标志位本次运算结果的最高位为1时，SF＝1，否则SF＝0。即反映了本次运算结果是正还是负。OF(OverflowFlag)：溢出标志位本次运算过程中产生溢出时，OF＝1。对带符号数，字节运算结果的范围为-128~+127，字运算结果的范围为-32768~+32767，超过此范围为溢出。§2-18086CPU结构寄存器结构2/4/202322CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和编变址寄存器段寄存器通用寄存器15870150150150标志寄存器PSW1511109876543210OFDFIFTFSFZFAFPFCFTF

(TrapFlag)：单步标志位调试程序时，可设置单步工作方式，TF＝1时，则每执行完一条指令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试。IF

(Interrupt

Flag)：中断标志位

IF＝1时，允许CPU响应可屏蔽中断；当IP＝0时，即使外部设备有中断申请，CPU也不响应。DF(Direction

Flag)：方向标志位控制串操作指令中地址指针变化方向，若在串操作指令中，DF＝0，地址指针自动增量，即由低地址向高地址进行串操作；若DF＝1，地址指针自动减量，即由高地址向低地址进行串操作。由STD指令可使DF标志位置“1”，由CLD指令可使 DF标志位置“0”。§2-18086CPU结构寄存器结构2/4/202323§2-28086CPU的引脚及其功能8086／8088CPU芯片：包括16条数据线、20条地址线（低16位和数据线复用）、17根控制线、电源和地线。

封装：双列直插式。8086／8088的工作模式：

最小模式（单机系统）：系统中所需要的控制信号全部由8086直接提供；

最大模式（多处理机系统）：系统中所需要的控制信号由总线控制器8288提供。24~31脚的8条引脚在两种工作模式中具有不同的功能。概述：2/4/202324§2-28086CPU的引脚及其功能8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET12345678910111213141516171819202/4/202325§2-28086CPU的引脚及其功能2/4/202326§2-28086CPU的引脚及其功能8086CPU在最小模式中的引脚定义8086CPU在最大模式中的引脚定义8088和8086CPU的不同之处通用寄存器组（8个16位寄存器）专用寄存器组ALUFLAGS总线接口控制电路六字节指令队列2BHE/S7A19/S6～A16/S3AD15～

AD0INTARDWRDT/RDENALETESTINTRNMIRQ/GTHOLDHLDALOCKQS0QS1S2S1S03CLKRESETREADYMN/MXGND总线接口单元指令执行单元2/4/202327§2-28086CPU的引脚及其功能8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920AD15~AD0

(AddressDataBus)16条地址／数据总线分时复用三态双向分时复用：在总线周期T1状态，A15~A0；在总线周期T2~T4状态，D15~D0；三态双向：传送地址时三态输出，传送数据时三态双向输入／输出，在中断响应及系统总线‘保持响应’周期，高阻状态。最小模式中的引脚定义2/4/202328§2-28086CPU的引脚及其功能8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920A19／S6~A16／S3

(Address/Status)分时复用：在总线周期T1状态，A19~A16+A15~A0地址在总线周期T2~T4状态，S6~S3输出状态信息。三态：S6=0，表明8086当前连在总线上；S5=0，禁止一切可屏蔽中断；S5=1，允许可屏蔽中断；S4S3：指示当前正在使用哪一个段寄存器。地址／状态线分时复用三态输出当系统总线处于“保持响应”状态，这些引脚被置成高阻状态。最小模式2/4/202329§2-28086CPU的引脚及其功能8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD2AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920A19／S6~A16／S3

(Address/Status)S4S3当前正在使用的段寄存器00ES01SS10CS,或不需要使用段寄存器（I/O，INT，DS）11DS三态：S6=0，表明8086当前连在总线上；S5=0，禁止一切可屏蔽中断；S5=1，允许可屏蔽中断；S4S3：指示当前正在使用哪一个段寄存器最小模式2/4/2023308086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920BHE／S7(BusHighEnable／Status)高8位数据总线允许／状态信号三态输出低电平有效§2-28086CPU的引脚及其功能最小模式在存储器读/写、I/O端口读/写及中断响应时，用作高8位数据D15~D8选通信号。

即16位数据传送时，在T1状态，用BHE指出高8位数据总线上数据有效，用AD0地址线指出低8位数据线上数据有效。在T2—T4状态，S7输出状态信息(在8086芯片设计中，S7末赋于实际意义)，在“保持响应”周期被置成高阻状态。2/4/2023318086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920MN／MX

(Minimum／Maximum)最小/最大工作模式选择信号输入§2-28086CPU的引脚及其功能最小模式当MN/MX接+5V时CPU工作在最小模式，单处理器系统，CPU提供所有总线控制信号；当MN/MX接地时CPU工作在最大模式，CPU的S2~S0提供给总线控制器8288，由8288产生总线控制信号，以支持构成多处理器系统。2/4/2023328086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920三态输出低电平有效RD(Read)读选通信号§2-28086CPU的引脚及其功能最小模式允许CPU读存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。在读总线周期的T2、T3、Tw状态，RD为低电平。在“保持响应”周期，被置成高阻状态。2/4/2023338086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920三态输出低电平有效WR(Write)写选通信号§2-28086CPU的引脚及其功能最小模式允许CPU写存储器或I/O端口，由M/IO信号区分读存储器或I/O端口。在写总线周期的T2、T3、Tw状态，WR为低电平。在DMA方式，被置成高阻状态。2/4/2023348086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920存储器或I/O端口控制信号

三态输出M／IO(Memory／Inputand0utput)§2-28086CPU的引脚及其功能最小模式M/IO信号为高电平，CPU正在访问存储器；M/IO信号为低电平，CPU正在访问I/O端口。前一个总线周期的T4

本周期的T4状态，M/IO有效；在DMA方式时，M/IO为高阻状态。2/4/2023358086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920ALE(AddressLatchEnable)地址锁存允许信号输出高电平有效地址锁存器8282／8283的片选信号，在T1状态，ALE=1，表示锁存到8282/8283中。注意：ALE信号不能浮空。§2-28086CPU的引脚及其功能最小模式2/4/2023368086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920三态输出低电平有效DEN（DataEnable）数据允许信号在最小模式系统中，用数据收发器8286/8287增加数据驱动能力时，DEN作数据收发器8286/8287的输出允许信号，在DMA工作方式时，高阻状态。§2-28086CPU的引脚及其功能最小模式2/4/2023378086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920数据发送／接收控制信号三态输出

DT/R

（DataTransmit／Receive）§2-28086CPU的引脚及其功能最小模式用来控制数据收发器8286/8287的数据传送方向。DT/R＝1时，CPU发送数据，完成写操作；DT/R＝0时，CPU从外部接收数据，完成读操作。在DMA方式时，被置成高阻状态。2/4/2023388086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

READY(Ready)准备就绪信号输入高电平有效由存储器或I/O端口发来的响应信号，表示外部设备已准备好可进行数据传送。CPU在每个总线周期的T3状态检测READY信号线，如果是低电平，在T3状结束后，CPU插入一个或几个Tw等待状态，直到READY信号有效后，才进入T4状态，完成数据传达过程。§2-28086CPU的引脚及其功能最小模式2/4/2023398086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

RESET(Reset)复位信号输入高电平有效CPU接收到复位信号后，停止现行操作，并出始化段寄存器DS、SS、ES，标志寄存器PSW，指令指针IP和指令队列，CS=0FFFFH。RESET信号至少保持4个时钟周期以上的高电平。复位过程：当它变为低电平时，CPU执行重启动过程，8086/8088将从地址FFFF0H开始执行指令。§2-28086CPU的引脚及其功能最小模式2/4/2023408086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

INTR(InterruptRequest)可屏蔽中断请求信号输入电平触发(或边沿触发)高电平有效当外设接口向CPU发出中断申请时，INTR信号变成高电平。CPU在每条指令周期的最后一个时钟周期检测此信号，一旦检测到此信号有效，并且中断允许标志位IF＝1时，CPU在当前指令执行完后，转入中断响应周期，读取外设接口的中断类型码，然后在存储器的中断向量表中找到中断服务程序的入口地址，转入执行中断服务程序。§2-28086CPU的引脚及其功能最小模式2/4/2023418086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

INTA(Interrupt

AcknowIedge)中断响应信号输出低电平有效CPU对外部发来的中断请求信号INTR的响应信号。在中断响应总线周期T2、T3、Tw状态，CPU发出两个INRA负脉冲，第一个负脉冲通知外设接口已响应它的中断请求，外设接口收到第二个负脉冲信号后，向数据总线上放中断类型号。§2-28086CPU的引脚及其功能最小模式2/4/2023428086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

NMI(Non—Maskable

InterruptRequest)不可屏蔽中断请求信号输入边沿触发，正跳变有效此类中断请求不受中断允许标志位IF的影响，也不能用软件进行屏蔽。NMI引脚一旦收到一个正沿触发信号，在当前指令执行完后，自动引起类型2中断，转入执行类型2中断处理程序。经常处理电源掉电等紧急情况。§2-28086CPU的引脚及其功能最小模式2/4/2023438086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920TEST(Test)测试信号输入低电平有效在CPU执行WAIT指令期间，每隔5个时钟周期对TEST引脚进行一次测试，若测试到TEST为高电平，CPU处于空转等待状态；当测试到TEST有效，空转等待状态结束，CPU继续执行被暂停的指令。WAIT指令是用来使处理器与外部硬件同步用的。§2-28086CPU的引脚及其功能最小模式2/4/2023448086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920HOLD(HoldRequest)输入高电平有效在最小模式系统中，表示其他共享总线的部件向CPU请求使用总线，要求直接与存储器传送数据。§2-28086CPU的引脚及其功能最小模式总线保持请求信号2/4/2023458086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

HLDA（HoldAcknowledge）输出高电平有效CPU一旦测试到HOLD总线请求信号有效，如果CPU允许让出总线，在当前总线周期结束时，于T4状态发出HLDA信号，表示响应这一总线请求，并立即让出总线使用权，将三条总线置成高阻状态。总线请求部件获得总线控制权后，可进行DMA数据传送，总线使用完毕使HOLD无效。CPU才将HLDA置成低电平。CPU再次获得三条总线的使用权。§2-28086CPU的引脚及其功能最小模式总线保持响应信号2/4/2023468086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920

CLK(Clock)时钟信号输入由8284时钟发生器产生，8086CPU使用的时钟频率，因芯片型号不同，时钟频率不同。8086为5MHz，8086-1为10MHz，8086-2为8MHz。CPU所需电源Vcc＝+5V。GND为地线。

Vcc(+5V)，GND(地)§2-28086CPU的引脚及其功能最小模式2/4/2023478086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920在最大模式中，24~31脚功能重新定义。S2~S0

(BusCycleStatus)在最大模式系统中，由CPU传送给总线控制器8288，8288译码后产生相应的控制信号代替CPU输出。总线周期状态信号三态输出§2-28086CPU的引脚及其功能最大模式中的引脚定义2/4/2023488086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920总线封锁信号三态输出低电平有效

LOCK有效时，CPU不允许外部其它总线主控者获得对总线的控制权。LOCK信号可由指令前缀LOCK来设置(即在LOCK前缀后面的一条指令执行期间，保持LOCK有效，封锁其它主控者使用总线，此条指令执行完，LOCK撤消)。LOCK

(Lock)§2-28086CPU的引脚及其功能最大模式2/4/2023498086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6A