CPLD在多路高速同步数据采集系统中的应用

CPLD在多路高速同步数据采集系统中的应用摘要采用语言设计，用控制模数转换电路，完成多路模拟输入的高速同步数模转，具有容错和自检能力。与处理之间采用并行接口，具有很好的移植性、可靠性。关键词高速同步数模转换容错和自检并行接口移植性引言，复杂可编程逻辑器件是在传统的、基础上发展而来的，具有多种工作方式和高集成、高速、高可靠性等明显的特点，在超高速领域和实时测控方面有非常广泛的应用。与相比，比较适合计算机总线控制、地址译码、复杂状态机、定时计数器、存储控制器等密集型应用，且无须外部配置、时延可预测等。目前的普遍基于2和电可擦技术，可实现100次以上擦写循环。部分支持编程或者配置有口，对于批量小、品种多的模板开发极为有利。而用设计的程序，借助工具可以行为仿真、功能仿真和时序仿真，最后通过综合工具产生网表，下载到目标器件，从而生成硬件电路。范文先生网收集整理1系统设计原理及框图以公司7000系列产品之一7128-10为控制核心，控制模数转换电路，最多可完成32路模拟数据的16位高速同步转换。图1为与转换电路相关的系统外围电路框图。外部32路模拟输入通过调理电路后，控制多路切换器选通某一路信号送入转换器676进行转换，转换结果经过数据缓冲在合适的时候通过总线被读入处理器。一般的设计思路如下①主处理器直接控制转换电路，完成模拟输入信号的采集保持、转换器的控制、通道的切换、数据的读取以及控制注入信号完成模拟通道的自检等。这种解决方案占用主处理器大量的资源和处理时间，在高速采集与大计算量的时实系统中是不可取的一方面因为处理器的资源极其有限，同时乂要求大量的汇编软件配合，不利于设计的移植；另一方面由于频繁地执行操作完成相对定时关系，来实现高速数据采集，不利于系统调度软件的设计的其它软件模块的时实执行，由于此段操作类似于原子操作，很难解决其它模块响应时间可能较长的矛盾。②采用其它廉价的从处理器，如51单片机来控制上述过程，使之与主处理器并行化。但此时从处理器与主处理器之间的高速数据实时交换就成为瓶颈，而且由于51单片机亦为软件化流程控制，存在跑飞的可能，两处理器的同步乂成为新的问题。应用器件就可以很好地解决上述矛盾，实现配置随意可改写和高速硬件流控制等。随着器件的发展，已经日益广泛地应用到高速数据采集系统中，但都是很考虑设计本身的容错、自检能力和使用的灵活性，不利于故障的定位和嵌入式应用的移植。本设计中采用作为转换电路的控制器，和主处理器并行交互数据，很好地解决了上述矛盾。为突出重点，7128、676、398等器件的简介此处不作介绍，仅列出676的控制时序，如图2所示。图2多路模拟信号的同步采样一般有两种实现方法一种为多个转换器同时进行转换；另一种为仅有一个转换器，各通道同时采样，然后分时转换。考虑到16位高速转换器676的价格因素，采用后一种方案。676有三个控制信号、、。它们需要一定的时序配合才能正常工作，如图2所示。由于676的转换结果不具备三态输出功能，所以需增加74574和总线进行隔离，为此配置控制信号、；同时要考虑到32路模拟信号的采样保持控制、多路切换器的控制信号14~10，以及输入模拟信号选择01~10、数据准备好信号1等共14个。和处理器采用并行接口，因此其输入信号有系统复位信号、处理器的读写信号、片选信号、外部时钟输入、辅助地址信号20~17和5~0、676的反馈输入，共22个输入。外加双向数据总线07~00o设计中没有将总线隔离器74574集成到中，主要考虑到保留适当的等资源用于系统的地址译码和其它辅助功能。地址译码等辅助模块比较简单且与特定的处理器相关，故此处不作介绍。虽然有复位默认值，但为灵活控制多路模拟量的同步转换，要求处理器正确设置两个控制参数，即进行数模转换的模拟量通道的总个数和数模转换的初始通道号；然后再对写入启动转换命令，这样即可脱离处理器，控制转换电路。首先按照398的时序要求产生其所需的采样保持信号完成32路模拟量的同步采样，然后按照图2所示的通常转换时序控制676去完成一次转换。一旦该次转换完成，使能信号，锁存转换结果到74574,并发出数据准备好信号1，同时标识内部状态信号，作为中断请求通知处理器，或者供处理器查询状态。将一直等待处理器将该次转换结果取走才取消此标示信号。在等待的过程中，处理器亦可命令提前结束转换，以适应不同的应用要求。转换结果取走后，清除内部的标识信号和数据准备好信号，的映像减1，若不为0，的映像加1，输出到1[40]去切换至下一通道，继续按照图2所示的通常转换时序工作；若为0，则该次采样转换完成，等待处理器的下一次启动信号。这样，只占用了处理器的一个中断请求资源和少数外部空间，就实现了最多至32路模拟信号的同步高速数模转换。为使设计具有一定的容错功能，在转换器空闲时，处理器才可以启动自校准测试，但此时应该防止处理器误启动转换。当转换器空闲或者自校准已经结束时，处理器才可以进行转换工作。同样，此时应该防止处理器误启动自校准。为使能支持处理器的检错功能3,应该使以及转换器的状态信息可以被处理器随时读取，以便在系统级上定位故障。同时，可以选择调理电路的模拟输入信号源，便于处理器检测调理电路。图3为达到以上的功能，在设计中主要设置了四大功能模块，分别为时钟分频模块、控制译码模块、总线接口模块、状态机模块，设计原理如衅3所示。时钟分频模块用于产生767的转换时钟。为简化设计，达到高速和简化的目的，此模块的分频系数由设计固化。控制信号译码模块用于完成处理器对片内模块的寻址和译码，为一简单译码逻辑和触发电路。总线接口模块用于完成处理器和转换控制器的数据交换；同时完成767的自校准信号的控制，如图2所示的自校准时序。需要注意一点的是，在自校准的过程中，信号必须保持低电平，否则出错。状态机模块用于产生转换的时序，如图2所示的通常转换时序。在转换的过程中，信号必须保持低电平，否则出错；状态机模块同时完成对多路切换器的控制。图2所示的各信号的相对定时关系此处不作说明，请查阅676的数据手册。为达到图2所示、时序的相互闭锁关系，从状态机模块引出其内部状态信号到总线接口模块，一方面，状态机的状态可以随时被处理器感知;另一方面用于闭锁信号，即闭锁自校准。详细地说，就是在转换期间，在图2所示的通常转换时序中，从变高到信号再次变低以前，即使处理器再次写入了启动自校准命令，亦闭锁信号的产生。为便于安全启动信号，在本次转换完成或全部转换完成时，满足一定的相对时序即可启动。同理，将总线接口模块内控制信号的状态机的状态引入状态机模块，用于在自校准期间，闭锁信号的产生，即闭锁处理器启动转换的命令。这样，转换控制器就具有很好的容错能力。无论何时，处理器都可以通过读取、、、中断请求、状态机的状态，来监测、676等的工作和判断损坏与否。通过处理器的配合就使支持系统的在线自检，解决了以往类似设计中存在错误而处理器乂无法进行故障定位的问题。图42系统仿真和验证以上设计用语言描述完成后，首先在51环境下进行编译、综合、适配后再时序仿真；但这只是纯逻辑验证，此时时序仿真图中没有包含任何硬件延迟信息。结果正确后，在+100环境下进行编译、综合、适配后，再进行时序仿真验证。由于考虑了硬件因素，选择7000系列的712810010器件后，该器件的摆率位必须选中，否则在高速时钟输入时，的仿真结果不正确。图4即为在下的时序仿真结果，模拟40的时钟输入和主处理器50的外部存储器访问周期，可以达到676的最快转换速度。实际电路也验证了这一点。考虑到也完成系统的一部分译码功能，此时，所产生的报告文件表明资源利用情况，如表1所列。在文章的最后详细给出了状态机模块的时序电路的设计程序。表1逻辑阵列块逻辑单元引脚共享扩展项外部互连1-168165010101008165027367517-321616100101010015169323366333-4816161008108014168721365849-64151693710706163729368065-8016161000100016023366381-916161001010100161610031368697-1121516939109051631283677113-12816161008108061637293680使用的专用输入引脚11425使用的引脚628077使用的逻辑单元11812892使用的共计扩展项521280