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1、1011*01110110100101*右 移 12001023001034001045001056001067001078001081B90101*090101010101011011011011*01110110100101*右 移 12001023001034001045001056001067001078001081B90101*0901010101010110110155555548555：1.当触发输入端输出为高电平，触发器输出高电平器输出皆为低电平，触发器输出保持不变输出为高电平，触发器输出低电平555：1.当触发输入端输出为高电平，触发器输出高电平器输出皆为低电平，触发器输出保

2、持不变输出为高电平，触发器输出低电平二、输 输 Q001011011说明一下这些引脚：TP。三、四、说明一下这些引脚：TP。三、四、194 4 54194/7419454S194/74S194，54LS194/74LS194三种线路结构形式。型号 fm54194/74194 36MHz 54S194/74S194 105MHz 54LS194/74LS19454194/74194 36MHz 54S194/74S194 105MHz 54LS194/74LS194 36MHz 当工作方式控制端（S0、S1）均为高电平时，在时（CLOCK）上升沿作用下，并行数据（AD）被当S0为高电平、S1 CLOCK上升沿作用下进行右移操作，数据由 DSR 送入。当S0为低电平、S1 CLOCKDSRS0 S1 均为低电平时，CLOCK （74）194CLOCK为高电平时CLOCK CLEAR 清除端（低电平有效AD 并行数据输入端 DSL 左移串行数据输入端 DSR右移串行数据输入端 S0、S1 工作方式控制端 QAQD 输出端电源

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