ARM9 S3C2410时钟和功率管理

1、第七章时钟和功率管理概述时钟和功率管理理模块由三部部分组成：时时钟控制，UUSB控制和和功率控制。S3C24100A的时钟控控制逻辑能够够产生系统所所需要的时钟钟，包括CPPU的FCLLK，AHBB总线接口的的HCLK，和和APB总线线接口的PCCLK。S33C24100A有两个PPLL，一个个用于FCLLK,HCLLK,PCLLK，另一个个用于USBB模块（488MHZ）。时钟控制逻辑能够由软件控制不将PLL连接到各接口模块以降低处理器时钟频率，从而降低功耗。S3C24100A有各种针针对不同任务务提供的最佳佳功率管理策策略，功率管管理模块能够够使系统工作作在如下4种种模式：正常常模式，低速

2、模式，空闲模式和掉电模式。正常模式：功率率管理模块向向CPU和所所有外设提供供时钟。这种种模式下，当当所有外设都都开启时，系系统功耗将达达到最大。用用户可以通过过软件控制各各种外设的开开关。例如，如果不需要定时器，用户可以将定时器时钟断开以降低功耗。低速模式：没有有PLL的模模式。与正常常模式不同，低低速模式直接接使用外部时时钟（XTIIpll或者者EXTCLLK）作为FFCLK，这这种模式下，功功耗仅由外部部时钟决定。空闲模式：功率率管理模块仅仅关掉FCLLK，而继续续提供时钟给给其他外设。空空闲模式可以以减少由于CCPU核心产产生的功耗。任任何中断请求求都可以将CCPU从中断断模式唤醒。掉

3、电模式：功率率管理模块断断开内部电源源。因此CPPU和除唤醒醒逻辑单元以以外的外设都都不会产生功功耗。要执行行掉电模式需需要有两个独独立的电源，其其中一个给唤唤醒逻辑单元元供电，另一一个给包括CCPU在内的的其他模块供供电。在掉电电模式下，第第二个电源将将被关掉。掉掉电模式可以以由外部中断断EINT15:0或RTC唤醒醒。功能描述时钟结构图7-1描述了了时钟架构的的方块图。主主时钟源由一一个外部晶振振或者外部时时钟产生。时时钟发生器包包括连接到一一个外部晶振振的振荡器和和两个PLLL（MPLLL和UPLLL）用于产生生系统所需的的高频时钟。时钟源选择表7-1描述了了模式控制引引脚(OM33和O

4、M2)和选择时钟钟源之间的对对应关系。OOM3:22的状态由由OM3和OOM2引脚的的状态在nRRESET的的上升沿锁存存得到。 注意：1、尽管MPPLL在系统统复位的时候候就开始产生生，但是只有有有效的设置置号MPLLLCON寄存存器后才能用用于系统时钟钟。在此之前前，外部时钟钟将直接作为为系统时钟。即即使不需要改改变MPLLLCON寄存存器的初值，也也必须将同样样的值写入寄寄存器。2、当OM11:0为111时，OMM3:2用于决定一一种测试模式式。锁相环PLL位于时钟信号发发生器的内部部MPLL用用于将输出信信号和相关输输入信号在相相位和频率上上同步起来。它它包括如图77-2所示的的一些基

5、本模模块：根据DDC电压产生生相应比例关关系频率的压压控振荡器(VCO)，除除数P(对输输入频率Fiin进行P分分频)，除数数M(对VCCO的输出频频率进行M分分频，分频后后输入到相位位频率探测器器PFD)，除除数S（对MMPLL输出出频率Mplll进行分频频），相差探探测器，chharge pump，lloop ffilterr。MPLLL的时钟输出出Mpll和和输入时钟FFin的关系系如下式所示示：UPLL和MPPLL是完全全一样的。下面的部分描述述了MPLLL的操作，包包括相差探测测器，chaarge ppump，VVCO，looop fiilter。相位频率探测器器PFD当PFD检测F

6、Fref和FFvco之间间的相差时产产生一个控制制信号。Frref如图77-2所示。Charge pumpCharge pump 通过一个外外部过滤器将将PFD的控控制信号转换换成一个比例例的电压关系系来驱动VCCO。Loop FiilterPFD产生的控控制信号可能能在每一次FFref和FFvco比较较的时候产生生很大的偏差差，为了防止止VCO过载载，一个低通通滤波器将过过滤掉控制信信号的高频成成分。滤波器器就是常用的的一节RC滤滤波器。压控振荡器VCCOLoop fiilter 输出的电压压驱动VCOO，导致它的的晶振频率根根据平均电压压线性地增加加或降低。当当Fref和和Fvco的的频率

7、和相位位都匹配时，PPFD停止发发送控制信号号给charrge puump，然后后VCO频率率保持不变，并并且PLL保保持固定于系系统时钟。PLL和时钟发发射器的通用用条件PLL和时钟发发生器通常使使用如下条件件注：1、值是可可变的。2、FCLLK必须大于于X-tall或EXTCCLK的3倍倍。时钟控制逻辑时钟控制逻辑决决定哪个时钟钟源被使用，例例如MPLLL或者外部时时钟。当PLLL被配置到到一个新的频频率时，时钟钟控制逻辑将将会停止FCCLK直到PPLL达到一一个稳定的输输出。时钟控控制逻辑在上上电复位和从从掉电模式唤唤醒的情况下下也是有效的的。上电复位（XTTIpll）图7-4显示了了上

8、电复位时时的时钟行为为。晶振在几几毫秒内开始始振荡。当OOSC时钟稳稳定后，PLLL根据默认认PLL设置置开始生效，但但是通常这个个时候是不稳稳定的，因此此在软件重新新配置PLLLCON寄存存器之前FCCLK直接使使用Fin而而不是MPLLL，即使用用户不希望改改变PLLCCON的默认认值，用户也也应该执行一一边写PLLLCON操作作。FCLK在软件件配置好PLLLCON之之后锁定一段段时间后连接接到Mplll。正常情况下改变变MPLL设设置正常模式下，用用户可以通过过写PMS的的值来改变FFCLK的频频率，此时将将会自动插入入一段时间延延迟，在这段段延迟内FCCLK将停止止，其时序如如图7-

9、5。图7-5USB时钟控制制USB主机接口口和USB设设备接口需要要48MHzz的时钟。在在S3C24410中，是是通过UPLLL来产生这这一时钟的，UUCLK只有有在UPLLL配置好后才才会生效。FCLK,HCCLK和PCCLKFCLK用于AARM9200T.HCLK用于AAHB总线。包包括ARM9920T，存存储控制器，中中断控制器，LLCD控制器器，DMA和和USB主机机。PCLK用于AAPB总线。包包括外设如WWDT,IIIS,I2CC,PWM,PWM TTIMER,MMC,AADC,UAART,GPPIO,RTTC,SPII。S3C24100支持三者之之间的比率可可选，这个比比率是由

10、CLLKDIVNN寄存器的HHDIVN和和PDIVNN决定的。设置好PMS的的值后，需要要设置CLKKDIVN寄寄存器。CLLKDIVNN寄存器的值值将在PLLL锁定时间之之后生效，在在复位和改变变功率模式后后也是有效的的。注意：1、HCCLK和PCCLK不应该该超过某一限限制2、如果HDIIVN=1，CCPU总线模模式将通过一一下指令从快快速模式切换换到异步模式式：MMU_SeetAsynncBusMModemrc p155,0,r00,c1,cc0,0orr r0,r0,#RR1_nF:OR:R11_iAmcr p155,0,r00,c1,cc0,0如果HDIVNN=1并且CCPU总线模模

11、式是快速模模式，CPUU将以HCLLK进行运行行，这一特性性可以用于将将CPU频率率减半而不影影响HCLKK和PCLKK。功率管理在S3C24110中，功率率功率模块通通过软件控制制系统时钟来来达到降低功功耗的目的。这些策略牵牵涉到PLLL，时钟控制制逻辑和唤醒醒信号。图77-7显示了了S3C24410的时钟钟分配。S3C24100有4种功耗耗模式。各种种模式之间的的转换并不是是完全自由的的，图7-88描述了各种种模式之间的的转换关系。正常模式正常模式下，所所有的外设和和基本的功能能模块，包括括功率管理模模块，CPUU核心，总线线控制器，存存储控制器，中中断控制器，DDMA和外部部控制器都可可

12、以完全操作作。但是除了了基本的模块块之外，其他他模块都可以以通过关闭其其时钟的方法法来降低功耗耗。空闲模式空闲模式下，除除了总线控制制器、存储控控制器、中断断控制器、功功率管理模块块以外的CPPU时钟都被被停止。EIINT233:0、RRTC中断或或者其他中断断都可以将CCPU从空闲闲模式下唤醒醒。低速模式低速模式通过降降低FCLKK和关闭PLLL来实现降降低功耗。此此时FCLKK是外部时钟钟(XTIplll or EXTCLLK)的n分分频。分频数数由CLKSSLOW寄存存器的SLOOW_VALL和CLKDDIVN寄存存器决定。在低速模式下，PPLL是关闭闭的。当用户户需要从低速速模式切换到

13、到正常模式时时，PLL需需要一个时钟钟稳定时间(PLL锁定定时间)。PPLL稳定时时间是由内部部逻辑自动插插入的，大概概需要1500us，在这这段时间内，FFCLK还是是使用低速模模式下的时钟钟。用户可以在PLLL开的情况况下通过改变变CLKSLLOW寄存器器的SLOWW_BIT位位使能低速模模式来改变频频率。在低速速模式下，FFCLK为外外部时钟的分分频。如图77-9.如果在PLL锁锁定时间之后后切换到正常常模式，FCCLK将会在在低速模式一一失效就改变变，如图7-10.如果低速模式失失效和PLLL同时打开，则则需要等待PPLL锁定后后FCLK才才会改变，锁锁定期间FLLCK停止。如如图7-

14、111.掉电模式功率管理模块断断开内部电源源。因此CPPU和除唤醒醒逻辑单元以以外的外设都都不会产生功功耗。要执行行掉电模式需需要有两个独独立的电源，其其中一个给唤唤醒逻辑单元元供电，另一一个给包括CCPU在内的的其他模块供供电。在掉电电模式下，第第二个电源将将被关掉。掉掉电模式可以以由外部中断断EINT15:0或RTC中中断。进入掉电模式的的过程设置GPIO配配置在INTMSKK寄存器中屏屏蔽所有中断断。配置适当的唤醒醒源，包括RRTC报警。为为了是SRCCPND和EEINTPEEND位置位位，唤醒源相相关的EINNTMASKK位不必被屏屏蔽，尽管一一个唤醒源被被指定而且EEINTMAASK

15、相关位位被屏蔽，唤唤醒还是会发发生，SRCCPND和EEINTPEEND位也不不会置位。设置USB为中中止模式。(MISCCCR13:12=111b)将一些有用的值值存入GSTTATUS33,4，这些些寄存器在掉掉电模式下是是被保持的。通过MISCCCR1:00将数据总总线D311:0的上上拉电阻配置置成开。如果果有外部总线线保持器，如如74LVCCH1622245，关掉掉上拉电阻，否否则打开上拉拉电阻。通过清除LCDDCON1.ENVIDD位停止LCCD。读取rREFRRESH和rrCLKCOON寄存器，并并填入TLBB。通过设置REFFRESH22=11b使SDRRAM进入自自动刷新模式式

16、。等待SDRAMM自动刷新生生效。通过设置MISSCCR119:17=111BB使SDRAAM信号在掉掉电模式期间间被保护起来来(SCLKK0,SCLLK1,SCCKE)。置位CLKCOON寄存器的的掉电模式位位。从掉电模式唤醒醒的过程某个唤醒源生效效将产生一个个内部复位信信号。复位时时间由一个内内部16位计计数器决定，此此计数器的时时钟是tRSST=(655535/XXTAL_ffrequeency)。查询GSTATTUS2位看从掉电电模式唤醒是是否产生了一一个POWEER-UP。通过将MISCCCR199:17设设置为0000b，释放SSDRAM信信号保护。配置SDRAMM控制器。等待SD

17、RAMM自我刷新完完毕。大部分分SDRAMM需要reffresh cyclee of aall SDDRAM rrow。GSTATUSS3，4的信信息可以被用用户使用，因因为GSTAATUS3，44的值已经在在掉电模式下下被保存了。对于EINT3:0,检查SRCCPND寄存存器；对于EEINT115:4,检查EINNTPND寄寄存器；对于于RTC报警警唤醒，检查查RTC时间间，因为在唤唤醒时SRCCPND寄存存器的RTCC位不被置位位；如果在掉掉电模式期间间有nBATTT-FLTT asseertionn，SRCPPND寄存器器的相关位被置位。掉电模式的引脚脚状态VDDi和VDDDiarmm功

18、率控制掉电模式下，只只有VDDii和VDDiiarm被关关闭，这由PPWREN引引脚控制。如果PWRENN信号有效(H)，VDDDi和VDDDiarmm由外部电压压供电；如果果PWRENN信号无效(L)，VDDDi和VDDDiarmm关闭。注：除VDDii, VDDDiarm, VDDii_MPLLL and VDDi_UPLL外外的所有电源源必须继续供供电。唤醒信号EINNT15:0只有如下条件下下S3C24410才会被被才掉电模式式唤醒：电平信号或者边边沿信号出现现在EINTTn输入引脚脚且被确认。EINTn输入入引脚被配置置成外部中断断。nBATT-FFLT位为高高电平。一旦唤醒后，相相

19、应的EINNTn引脚将将不再用于唤唤醒，即此引引脚又可以重重新作为一个个外部中断源源使用。进入空闲模式如果CLKCOON2被被置位，S33C24100将在一段延延时(直到功功率控制模块块从CPU接接收到ACKK信号)后进进入空闲模式式。开关PLLPLL只能在低低速模式下被被关闭，如果果在其他模式式下被关闭，MMCU操作将将无法保证正正确。当处理器从低速速模式切换到到其他模式时时，SLOWW_BIT必必须清零，以以在PLL稳稳定后切换到到其他模式。掉电模式下数据据总线的上拉拉电阻在掉电模式下，数数据总线处于于高阻态。但是由于IO口口的特性，数数据总线的上上拉电阻必须须被打开以降降低掉电模式式下的功耗。上拉电阻开关由GPIO控制寄存器MISCCR控制。然而如果有外部的总线保持器，如74LVCH162245，则可以关掉上拉电阻以降低功耗。掉电模式下输出出口状态在掉电模式下输输出口应该处处于一个适当当的电平以使使电流消耗最最小化。如果果输出引脚上上没有负载，最最好设置为高高电平。如果果设置为低电电平，内部寄寄生电阻将会会消耗电流，如如果设置为低低电平则不会会消耗电流