为什么要使用低压差分信号(LVDS)技术

1、12- #12- NationalSemiconductorTheSight&SoundofInformationDataTransmissionCommunicationsInterfaceDivision12- 12- #JNationalSemiconductorTheSight&SoundofInformationDifferentialSignalingWhatandWHY?2下面这一节将解释什么是差分信号传输技术，为何应用差分信号，以及它的一些好处。12- #12- 拿WhatisDifferentialSignaling?NationalSemiconductorThe两M4So

2、t/ndofInformation差分信号利用两根导线来传输数据。在这次讲座中，我们将主要讨论低压差分信号（LVDS）技术，以后还将更为详细的讨论它。我们还将讨论已得到应用的其他几种差分技术。LVDS驱动器一般为电流驱动器，在接收一侧则一般是简单的100G无源端接器。在正引线上，电流正向流动，负引线构成电流的返回通路。接收器仅仅给出A和B线上的信号差。A和B线共有的噪音或者信号将被抑制掉。12- 12- WhyDifferentialSignaling?5V4V3V2V1VovCMOSNationalSemiconductorTheASotmdofInfatmafjonTTLLVCMOSBTL

3、GTL+LVDS4高速传输已经是一个实际的需求，这一需求每年以惊人的速度增长。随着处理器变得越来越快，总线速度必须相应提升以满足其要求。随着速度的增加，时间裕度相应减少一于是岀现了对高性能接口装置的需求。还记得只能看到文字信息的年代吗？今天你可以在每封email中看到图标、图像以及大把大把的各种附件一于是，台式机通过数据网和电信网的连接，推动了对带宽的需求的増长。这张幻灯片示出了信号摆幅变小以及向差分信号转移的趙势。一般，当信号摆幅减小时，噪音裕度也相应降低。然而，LVDS就不是这种情况，即使它的信号摆幅小于BTL或者GTL。它可以实现更大的信号裕度。这就是差分信号所带来的好处。TTL/CMO

4、S逻辑或者摆幅更小的技术（BTL和GTL）在底板中的使用，是当前设计工程师们一个共同的选择，但是它们提供的对噪音的抗扰性都达不到LVDS信号所具备的水平，消耗的功率过大，端接复杂，而且不易升级。HighSpeedOperationSemiconductorThoSightASotmdofInformation5速度信号的转换时间就是你能达到的速度的极限。更高的信号摆幅将需要花更长的时间才能完成转换。一个提高速度的办法就是缩短转换时间，但由于噪音、串扰和功率方面的原因，那是不现实的。为了提高速度，LVDS通过降低信号摆幅来加快转换过程。更短的转换时间，并不会增加串扰、EMI和功耗，因为信号摆幅大

5、大减小了。一般来说，这减小了噪音裕度，但LVDS可以利用其差分传输方式来解决这个问题，在该方案中，信一噪比得以大大提高。上图通过一个只有大信号1/10的小信号进行了说明，在相同的dv/dt条件下，速度可以提高7x以上。但这还不是全部，由于信号小，可以通过提高dv/dt,达到更高的速度。由于信号摆幅小，LVDS可以获得速度上的优势而这有助于获得其他方面的好处，如功耗和噪音等。12- #12- WhatIsLVDS?HighSpeedmegabits/second(Mbps)throughgigabits/second(Gbps)LowPowerx3.5mAcurrentloop/outputLo

6、wNoiselowdemandsonpower/groundradiatedelectricfieldstendtocancelLowCostpureCMOSimplementationsLowVoltageDifferentialSignaling(LVDS)ANSI/TIA/EIA-644-A-2001StandardOnlyelectricallevelsspecifiedMediumindependentOtherstandardsreferenceLVDSGigabitsmilliwattsNationalSemiconductorThoASoundofInformationAlso

7、standardizedbyIEEEforuseinSCIIEEE1596.3(1995)(similar,notidentical)Gigabits/second(Gbps)atmilliwattsoverbackplanesorupto10-15mcable低压差分信令技术在标准ANSI/TIA/EIA-644-A-2001(这是过去的ANSI/TIA/EIA-644的一个修订本)中得到了详细的说明和规定。该标准只规定了LVDS信号电平一传输介质和应用都由用户来决定，这一点使得LVDS在种类繁多的各种应用中大有用武之地。事实上，许多系统标准都以LVDS作为收发信号格式。TIA版本是一种一般

8、性的标准，仅规定了驱动器的输岀端和接收器输入端的特性。它的目的是为其他的标准所引用，而由这些标准来定义整个接口，包括协议、连接器和媒质，如SPWG(StandardPanelsWorkingGroup)组织制定的针对笔记本电脑的CameraLink标准或者FPD接口标准。LVDS在很多特定应用中使用。IEEE标准则定义了针对SCI(ScaleableCoherentInterface)应用的LVDS,在测试、条件和限制方面实现了多样化。这更倾向于具体的垂直应用，但从概念上来说，它们是相同的。LVDS是一种电流环路信令技术，其电流流动的方向(顺时针或者逆时针)决定了逻辑电平(高或低)。线对中一根

9、线上的电流为3.5mA,从另一根线上返回。端接电阻两端将产生电压(约为+/-3.5mAx100Q=+/-350mV)o接收机是差分比较器，对该电压的极性进行测最，正电压对应于逻辑高而负电压对应于逻辑低。LVDS的小摆幅和差分的本质使得它成为一种高速、低噪音和低功耗的技术。恒定而小的输出电流降低了电源/地线噪音，由于信号线对中的电流与电流环路是紧密耦合在一起的，发射的电磁场实现相互抵消，从而减少EMIo12- 12- #12- 12- LVDSCircuitBasicsDriver-irCurrentreturnswithinthepair(smallloopareaforlowestEMI)C

10、wrentZpiSoiree2/Point-to-point,high-speedcopperinterconnect100Ohmdifferentialimpedancematchedtransmissionline(cableorPCBtrace)3.5mAcurrentloop+Supports1VCOMMON-MODE350mVY100QSingleresistorterminationNationalSemiconductorTheASoundo/informationUltra-lowpowerconsumption,almostflatversusfrequencyLowsign

11、alnoiseandEMI,andhighimmunitytoexternalnoise这幅简化的图片说明了低压、差分信号技术是如何工作的。电流流过端接电阻，接收装置对电阻两端的电压进行解读。接收机将根据电阻两端的电压发出满幅的CM0S/TTL1或0电平。连接线应该被视为传输线一一距离越增加，对其应愈加关注。由于LVDS在本质上属于低电压信，而且有潜在的EMI问题，因此，该技术主要适用于几米之内的短距传输。不过由于这种传输方式是差分的，在釆用共模抑制技术后，其信号能耐受大最干扰的影响。另一个主要的优点，则来自于其低功耗。由于其电流小，工作时所消耗的功率也小。大多数美国国家半导体的LVDS器件支

12、持任何一个处于器件VDD和GND电源连接之内的共模输入电压。与每个部分有关的具体信息，可参见各自的数据表。LVDSCommonmodeRangeSingleended1.375V1.2V2.375V2.2V2.025VMostnoiseiscoupled1.025Vcommon-mode!2.2VIVCmRange0.2VDriverDifferentialOutputVoltageVoD250-450|mV|DriverOffsetVoltageVos+1.25VReceiverThresholdsVth100mVReceiverInputVoltageRangeVinGNDto+2.4VC

13、ommon-ModeRangeVcm1Varound1.25VDifferentialNoiseMarginDNM150mV0.375V0.2V0.025VDataRateRangefDCto2GbpsCableLengthRangeLOto*15+metersNationalSemiconductorTheASoundofInfarmatjanSeeANSI/TIA/EIA644A2001forcompletespecifications.8对于LVDS而言，共模电压（Vcm）应该与单端噪音裕度（对于BTL来说是400mV）进行比较。如果在互联上使用了紧密耦合的差分线对，噪音拾取后以共模形式

14、存在。1V的共模电压范围使LVDS和BusLVDS的噪音裕度是低摆幅的BTL或者GTL器件的噪音裕度的两倍以上。1V的Vcm还提供了热/运行中插入的能力。LVDS是抗扰性很好的信号信号二400mV,噪音二1000mV,N/S=2.5对于CMOS,我们有信号二3000mV,噪音二400mV,N/S=0.133LVDS的信噪比比CMOS高出18倍！BusLVDSisLVDSwithincreasedoutputcurrenttodrivedouble-terminatedbusesBusLVDSsimplifiestransmissionlineterminationoverotherbustec

15、hnologiesNOactivedevices,only2resistors(Rt)NOsecondarypowersupply(VT)Rt=54qTerminationLoadPower=(l0DxVOd)=(10mAx270mV)=2J_mWNationalSemiconductorTheASoundo/InformationRt=54OhmsBusLVDSproductshavefaulttolerance:HighimpedaneeonpowerdownHotinsertioncapabilityBuscontentiontoleranceBusLVDSfeaturesLightbu

16、sloading(400Mbpssinglechannel6.38GbpsthroughputchipsetsOverPCBorcable(upto15m)LowCost3mAIccqmax.Iccvsfreq.QUADDRIVERComparison(NoLoad)LowE山/盹he丽EconomicalCMOSimplementationsSerializersreducecable/connectorsizebyupto80%,loweringcostsbyupto50%ANSI/TIA/EIA-644openstandardIntegrationroadmapNationalSemic

17、onductorThe两M4SoundofInformationDifferentialCoupledFieldsReduceFringingFieldsWhichCauseEMIw8)EMITolerance,CommonModeNoiseRejection10差分信号，或者更具体来说是LVDS,具有许多超过标准的单端信号传输技术的优势，包括更高的速度、更小的功耗.更低的系统成本和更小的EMI。12- 12- DS90C031vs.PECL41LUltraLowPowerDissipationSTATIC:CMOSdesignofthedriver&receivercell(0.8&0.35

18、technologies),providesalowlcccurrentDYNAMIC:Current-modedriverminimizesswitchingspikesandprovidesaflatulccvs.Frequency”curveLOAD:Smallloadcurrent,3.3mA!(330mV/100Q)=Lowloadpower:-1.1mW!QUADDRIVERComparison(NoLoad)NationalSemiconductorThoASoundofInformationLVDS的一个重要目标是实现低功耗。这是通过CMOS工艺的采用来实现的，该工艺的静态电流

19、消耗极小。驱动器设计采用电流模式，因此开关的尖峰大为降低。这可以降低EMI,简化电源分配和退耦方面的要求。另外，工作电流一工作频率曲线也非常平坦。另一方面，对于电压模式驱动器而言，电源电流lcc随着频率增加会急剧增大。釆用差分的数据传输方案后，负载电压得以下降，而同时提供土1V的噪音抑制能力（共模情况）o这样，Vod（对于422标准来说是2Vmin,对于PECL来说的800mV）可以降低到330mV（LVDS）。即使转换时间为300ps,转换速率也维持在约1V/ns的水平上。100G负载两端的330mV对应的负载电流仅为3.3mA,而422的负载电流大于20mAoLVDS解决了静态和动态电流问

20、题，实现了功耗最低的接口，由于无需在封装中内藏散热条集成度可以大为提高。要记住的3个词是：静态动态负载而LVDS最大限度的减小了所有这些指标。EMI&DifferentialTracesMorevEMILessEMIMoreEMI12- #12- #12- 12- #National12SemiconductorTheShtASoxmdofInformation这张幻灯片示出了基本的EMI场分布。空间中的单条线产生电磁场。在真正的数据传输中需要用到两根线。电流向相反方向流动，而其电场相互关联并局限在一定空间内，相互抵消。这张幻灯片以图的形式说明了线对间距离的重要性。当线上出现共模噪音时，线对中

21、流过的电流将不相等，可以发现辐射发射有增强的趙势。为了最大限度减小噪音，传输应该是纯差分模式的，而且各线应该相互接近。这有助于确保所拾取的噪音以共模形式耦合而被接收机抑制掉。正如我们将在下一张幻灯片上看到的那样，通过让各线紧靠在一起走线，电磁场分布将进一步收缩，而辐射会更小。J_|_|-ReceiverInputReceiverOutputReceiverInput2Common-ModeNoiseSingle-EndediSignals12- #12- #12- #12- #DistortedReceiverOutput13IINationalSemiconductorTheASoundo/

22、Information单端信令中的共模噪音在接收机处可能产生脉冲宽度失真，这会减小时间裕度。12- #12- DCDGDGDCD1VAmp.&Freq,ofnoisesourcedidnotimpactdataShieldedcablereducesnoisepickup12- #12- #12- #12- #AfNOISEBf12- #12- NationalSemiconductorThoStyftfASound0/Information15共模噪音已经被耦合、叠加到LVDS信号上(上面的波形：A&B都画到一起)o底部的波形是接收机的输岀信号(C)o接收机将共模噪音抑制掉，只对承载了数字信

23、息的差分信号作出响应。LVDS能提供最低为1V(GND到+2.4V)的共模抑制能力。大多数的接收机可以提供的抑制能力，一般能达到-0.5V到(Vcc+0.5V),再高则会岀现内部ESD结构造成的箝位。在上面的图中，所施加的共模噪音大于1.5VoNoiselGlitchRejectionSINGLEENDEDOscilloscopeshotfrom20-slotbackplanea.008mv3:-4C0mVHarocopyfonmtRejectsglitchresultingfrombackplanecardinsertion100mVglitch卡onsignalApcxcolorPCPai

24、n(bruTiffTagImoaeriicformatNoglitchonTDifferentialSignalBMPMonoMndcwimonoimagefifefo/motBMPColorWindowicolorlinageChllOOmV3200mVM4oonsChiZ106VBackplaneprobedwithsingle-endedanddifferentialprobesNationalSemiconductorTheASoundofInformation16当BusLVDS接收机或者其他装置插到底板上时，它所增加的电容会带来共模的毛刺。不过，由于国半的BusLVDS接收机可以抑

25、制共模噪音，数据将不受影响。12- 12- NationalSemiconductorTheSyAfASoundofInformationCMLoperatesupto10Gbpsbutlimitedtopoint-to-pointapplicationsLVDSversusCMLLVDSisTIA/EIA-644-AStandardNoStandardforCurrentModeLogic(CML)LVDSoperatesinmultipleconfigurationsuptoapproximately1Gbps要在整个应用中不经升级即实现带宽的増加，实在是一个挑战。LVDS信令格式将无法支

26、持约1.5Gbps以上的带宽要求。对于真正的高速数据率而言，CML是一个选择。这张幻灯片示出了常用的差分传输技术典型的电平。LVDS的摆幅最小，而且偏置很低，它与当今日益流行的低压电源的兼容性更好。为了让CML保证在各种电源电压间的互操作性，必须采用AC耦合。/osgation基本的总线构嗷19727912- #12- BusConfigurationsTrade-Offs12- #12- #12- #12- #NationalSemiconductorTheASot/ndofInformationPoint-to-PointMultipointR100Q2012- #12- #12- #12

27、- #LVDS的主要应用目标是在专用的高速点到点链路。不过，它还能用于其他的构形中（例如多分支架构）,如果互联支持所要求的信号品质的话（电缆中间的节点或者抽头没有反射，只有一个终端点）。电流模驱动器需要终端器，终端器应该与电缆的特性阻抗（差分）相匹配。这将提供最佳的信号品质，而且降低反射和辐射发射。互联的介质是系统的重要组成部分，应该能实现足够的平衡性，以维持信号品质（即双绞线）。最简单的形式是单向的点到点总线。这是标准的LVDS器件的主要构形。注意：在电缆的远端只需一个端接电阻，而驱动器则始终位于相对的另一端。如果采用这种构形而且需要进行双向通信，则需要单独实现一条路径（2对）。以连线的加倍

28、为代价，可以实现同时传输以及共享总线的吞吐量的倍增。另一种流行的构形是经典的分布系统或者多分支的总线。这里的通信同样也是单向的，端接器只存在于一端，驱动器则在另一端。对于高速总线而言，完成多个接收机的连接时必须非常小心，要保证线上的信号品质。最灵活的构形是多点或者共享总线构形。终端端接发生在互联的两端，而驱动器可以位于总线上的任何一部分.一次只有一个驱动器激活（通常模式），因此传输是双向半双工式的。节点到总线的连接极为关键需要格外小心。对于双端端接的应用而言，由于输出驱动电流增大，故必须釆用中间带有驱动的多分支或者多点、BLVDS或者多点驱动器。它们是为了提供类似于LVDS的电压摆幅、驱动30

29、到50Q的负载而设计的。12- 12- #NationalSemiconductorTboASotmd0/InformationPoinbto-PointBusConfigurationsTrade-Offs12- #12- #12- #12- #LVDS可以用于多种不同的构形。下面示岀了每种构形的一些优缺点：点到点优点可同时实现传输不间断的、开机状态下的插拔淸晰直接的电信号路径-最高的速度決点更为昂贵架构不为人们所熟悉多分支（即点到多点优点互联数更少无需中央交换芯片可以实现数据的串行化一引线更少，连接器更小。決点电气路径有一定的复杂性开机状态下的插拔很棘手多点优点廉价架构为人们所熟悉決点一次

30、只能进行一次会话开机状态下的插拔复杂棘手信号传输路径错综复杂12- #12- 这张幻灯片展示了插入了5块板卡的一条差分总线。所示的板卡给总线添加了一个负载，这一容性负载主要包括来自于连接器电容（23pF）、PCB引线电容（23pF）和器件（4一5pF）等负载，总的负载高达10pF左右。应限制板卡的短线上的过孔数量，以尽可能减小电容负载。让短线长度尽可能短。这两条窍门将有助于维持很高的“加载的”总线阻抗，这将可以提高噪音裕度。某些LVDS器件能够在任拓扑中工作。其工作并不要求所有的卡均加载，视系统噪音裕度目标而定。终端匹配的选择有些棘手，但应该做到与完全加载的情况相匹配（或者稍微高些）。即使对于

31、半加载的或者仅区段加载的总线来说，波形也很好！单端技术不能支持这样的功能特性，因为这会超岀噪音裕度范围。12- 12- #12- 12- eGeneralBusPerformanceTopologyConfigurationPerformancePoint-to-PointLimitedMulti-dropMulti-dropMultipoint1Tx,1Rx1Tx,2-4Rx1Tx,10-20Rx10-20TransceiversUptochipmaxspecUpto500一600MbpsUpto300一400MbpsUpto200一300MbpsActualperformancevarie

32、sanddependsoninterconnectbandwidth(impedancecontrol,stubs,etc.)一transmitteredgeratenodespacingothersystem&environmentalfactorsNational23SemiconductorTheASot/nda/Information点到点的链接可以在高达芯片组最大的性能指标的情况下工作，这也取决于互联是否支持那么高的速度。某些器件可以用于多分支构形，具体视输出的边缘速率、抽头长度、负载的数量、负载的间距等因素而定。多点则局限于BusLVDS和M-LVDS总线收发机。SystemWhe

33、nandWheretouseLVDSInterfaceIntra-systemDataTransfersLVDSSignalingTechnologyzSystemiilntersystem,TCommunicationStandardsProtocolcanbeCustomorStandard0Chip-to-ChipCard-to-CardShelf-to-ShelfRack-to-RackBox-to-Boxulntra-systemnCommunicationLVDS-1394FibreChannelLVDSCSI-ATMEthernetUSB/LVDSNationalSemicond

34、uctorThoASoundofInformationProtocolOverheadSignalingegLVDSLVDSSignalingLVDS仅仅是一种用于变换1和0的电信号技术。因为高速的信息将进入或者穿过一个系统，因此很有必要实现与外部世界的交流一系统间的，途径是一个一致的协议。这正是IEEE1394、FibreChannel.GigabitEtherne发挥其作用的地方。不过该信息还需要穿过系统（即在系统中）,这里就是美国国家半导体的LVDS的解决方案的用武之地。由于不需要上面列出的、与该协议解决方案相关的软、硬件开销（这些开销将是冗余的和昂贵的），因此可以使用简单的、低成本的L

35、VDS链路幼这样，美国国家半导体的LVDS解决方案可以在系统内部传送信息：在电路板上、在电路板之间、在模块之间或者机箱之间。不过，将来LVDS将也与用于系统间通信的协议一起工作。附注:1394.SCI和LVDSCSI等标准实际上是采用了与LVDS类似的或者来源于LVDS的信令技术，它们将这些技术与协议组合起来以形成一种系统间通信的标准。BufferCableDriverLevelTranslatorApplicationsLevelTranslation(DS90LV001)StubHiding,Buffering(DS90LV001)NationalSemiconductorTboASot/

36、nda/InformathnCableDriver,Buffer(CLC001)ProtectionSwitching,Repeating(DS90CP22)25某些高级的ASIC和FPGA包含了LVDSI/O选项。有时这些LVDS单元的设计并不能充分照顾到高速模拟信号的本质特点。在Mbit每秒和Gbit每秒的速率下工作时，需要很高的边缘速率和精密的电路时序。在这些速度上，有待驱动的总线或电缆可以以传输线的形式来建立模型一而不是一个集总参数的负载模型。以这些数字式的LVDSI/O来对整个印刷电路板（PCB）进行驱动，则信号品质将变得很差，因而需要LVDS-LVDS缓冲器来“提升”信号。DS90

37、LV001就是一种800Mbps单LVDS/LVPECL到LVDS缓冲器，其封装小至3X3mmo小的封装尺寸使得它能被添加到密集的PCB上，以改善信号完整性，而无需对PCB主要部分进行重新布局，因此是一种在最后一分钟也可采用的解决方案。许多较早的高速ASIC和标准的器件采用LVPECL信令。LVPECLI/O具有更好的信号传输特性，但不能与今天的CMOS电路相兼容。因此系统设计可以是较早的双极/BiCMOSLVPECL和较新的CMOSLVDS器件的个组合体，这样，就有必要在LVPECL和LVDS间进行转换。在完成LVPECL到LVDS的转换时，DS90LV001和DS90CP22800Mbps

38、/2X2通道交换可以直接接收LVPECL信号，提供干净的LVDS输出。只需直接将你的LVPECL输出接到DS90LV001或者DS90CP22输入端即可。至于LVDS到LVPECL转换和到PECL的转换，需要釆用一个无源的电阻网络来调节电压摆幅和/或者偏压（各PECL厂商在这方面有数不清的应用说明）。DS90LV001和CLC001可以用于实现LVDS、LVPECL和PECL间的转换。DS92001（未示出）可以用于将LVDS或LVPECL转换为BusLVDS。CLC001具有很宽的输入共模范围，可以接收LVDS和LVPECL输入。NationalSemiconductorTheSight&S

39、oundofInformationTypesofDifferentialSignalingArchitectures26下面这一节介绍美国国家半导体的接口产品中常见的两种类型的差分信号架构。28-bitChannelLinkTransmitter28-bitChannelLinkReceiverNationalSemiconductorThoASoundofInfarmafjanCLKInPowerDownIF1匚1nTxTxIN0:27DataDataDataDataclkoutPowerDownRxRxOUT0:2727大多数人考虑数据和时钟从一点到另一点的传送时，他们想到的，是并行的数据

40、和时钟线。这与美国国家半导体的ChannelLink产品系列所用的架构相同。正如上面给出的那样，数据和时钟线相互平行。采用美国国家半导体的ChannelLink系列产品，将进一步获得数据线数量减少这一优点。在这种情况下，28bit的数据减少到了4个差分对。这等于每个差分对对应一个7bit的串行器，另外还有一个差分对用于时钟传输（28条线减小为4个差分对外加一个用于时钟传输的差分对）。采用并行的数据和时钟架构后，最大的一个要考虑的地方是数据和时钟间的斜率失真。我们更新的48bitChannelLink部件可以通过一种称为去斜率的功能来解决这一问题。这些较新的部件内部还内置了DC平衡，以满足长电缆

41、驱动的需要。12- #12- BusLVDSSerializerTCLKDENSYNC1SYNC2PLL&TimingDataOuinPLLiTiminaClkR.covtryREN/LOCKReKLKRCLKR/F/ClldDIM1乂丽叹DIN3乂DIN4乂_8bits8b/10balsolosesbandwidthwhencommaalignmentcharactersaresentNational30SemiconductorThoSightASotmdofInformation嵌入的时钟位架构使得数据总线和时钟串行化，放到一个串行的信号线对上。两个时钟位，一个低电平和一个高电平，在每个

42、周期中嵌入到串行数据流中.使得每个串序化的数据的开头和结尾构成帧格式（相应称为“起止位”SerDes）,在串行流中生成一个周期性的上升边缘。数据有效负载的宽度并不受到必须是字节倍数这一规则的限制；10和18bit宽度则是常见的总线宽度。8bit/10bit（8b/10b）串行器将每个并行的数据字节映射成为10bit的代码，并将该10bit代码映射到一个串行线对上。该10bit传输编码在上世纪80年代早期由IBMCorporation开发岀来，它可以确保每个周期的多次边缘转换，并能保证DC平衡（发送的1和0的数目平衡）。数据流中频繁的边缘转换将能让接收机与到来的数据流实现同步化。DC平衡则可以实现对AC耦合的负载、长电缆和光学模块的驱动。正如在上一种幻灯片所提到过的那样，嵌入式的时钟编码方案并非面向字节的。因此，8b/10b编码对于宽于8bit的数据总线来说并不有效。此外，在接收机同步化阶段，必须发送逗号以便实现接收机的锁定。在这一过程中，效率进一步降低。|DCBalanceCodingUsingBusLVDSSerDeswith8bl1Ob-CodedData8b/10bcodingisDCbalancedusefulfordrivingopticalmodulesorlongdistances10-bitBusLVDSSerDescanalsoca