数字电路与逻辑设计第10章课件

1、第10章可编程逻辑器件PLD: Programmable Logic Device1 概述每个器件的逻辑规模小，功耗相对比 较大，用其构成的系统布线复杂，占 用PCB ( Printed Circuit Board) 板面积大。按逻辑功能来分，数字电路芯片可划分为:1. 通用型: TTL74系列、CMOS4000系列等 2.专用型：把系统的全部或部分模块集成在一个芯片内，称为专用集成电路ASIC (Application Specific Integrated Circuit)。可以降低功耗、提高系统的可靠性、保密性及工作速度。 2 ASIC是一种由用户定制的集成电路。又可以分为全定制电路和半

2、定制电路。半定制电路：首先由制造厂制成标准的半成品，然后由制造厂根据用户提出的逻辑要求，再对半成品进行加工，实现预定的数字系统芯片。全定制电路：制造厂按用户提出的逻辑要求，专门设计和制造的芯片。这类芯片专业性强，适合在大批量定性生产的产品中使用。常用的有电子表机芯、存储器、中央处理器CPU芯片等。3硬件的软化设计随着集成电路制造工艺和编程技术的提高，早期的半定制电路的设计和编程都离不开制造厂。从20世纪70年代末开始，发展了一种称为可编程逻辑器件（PLD）的半定制芯片。PLD芯片内的硬件资源和连线资源也是由制造厂生产好的，但用户可以借助功能强大的设计自动化软件（也称设计开发软件）和编程器，进行

3、设计编程，实现所希望的数字系统。PLD的出现4中小规模可编程器件可编程器件外形图5PLD的开发流程图算法设计和电路划分图形输入和文本输入编译和逻辑仿真设计实现目标文件下载6可编程器件的下载方式通用编程器7接计算机并口用下载电缆下载示意图用专用下载电缆下载（JTAG标准口）810.2 PLD的基本结构 一、PLD实现各种逻辑功能的依据 在数字系统设计中，任何组合逻辑函数都能用“与或”式表达，从而可用“与”门和“或”门实现，而任何时序电路都是由组合电路加上存储元件（FF）构成的，这就是PLD实现各种逻辑功能的理论依据。 9二、传统PLD的总体结构 图10.2.1 传统PLD的总体结构 输出电路输入

4、电路与阵列或阵列外部数据输入数据输出输入项乘积项和项反馈组合电路存储电路X1XjZ1ZkQ1 QmW1WlXQZW图6.1.1 时序电路的结构框图1010.3 PLD的表示方法 1、互补缓冲电路1AAAAAA2.固定连接3.编程连接4.断开（被擦除）115.与逻辑Z=ACE&ABCDEZ=A+C+E6.或逻辑ABCDE7、多路选择器 00011011ABCDC0FC11210.4 PLD的分类 一、PLD的集成度分类 图10.4.1 PLD的密度分类可编程逻辑器件PLD低密度可编程逻辑器件LDPLD高密度可编程逻辑器件HDPLDPROM PLAPALGALCPLDFPGA13分 类与阵列或阵列

5、输出电路出现年代PROM固定可编程固定70年代初PLA可编程可编程固定70年代中PAL可编程固定固定70年代末GAL可编程固定可配置80年代初1.低密度可编程逻辑器件(LDPLD:Low-Density PLD) 输出电路输入电路与阵列或阵列外部数据输入数据输出输入项乘积项和项反馈142.高密度可编程逻辑器件(HDPLD:High-Density PLD) (1)CPLD (Complex PLD)20世纪 80年代中。 20世纪 80年代中。 (2) FPGA(Field Programmable Gate Array) 结构与LDPLD不同，通常采用一系列独立的可编程逻辑模块阵列组成，通过

6、布线资源将其连接。CBACBA15二、 PLD的制造工艺分类 1.一次性编程的PLD2.紫外线可擦除的PLD(EPLD) 20min ,几十次。 3.电可擦除的PLD(EEPLD) 10ms,上千次。4.采用SRAM结构的PLD无限次。（熔丝、反熔丝工艺）（EPROM工艺）（E2PROM、Flash工艺）（SRAM工艺）1610.5 可编程逻辑阵列 PLA 一、PLA基本结构 图10.4.1 PLA的基本结构 &117二、PLA应用举例 例 用PLA器件实现函数 解 ：用PLA器件实现，需3个输入端，2个输出端。 用卡诺图法化简，得出F1、F2的最简与或式：相应的实现电路如图10.5.2所示。

7、18图10.5.2 用PLA实现组合函数的设计 &11910.6 可编程阵列逻辑 PAL除了具有与阵列(可编程)和或阵列（固定）以外，还有输出和反馈电路：专用输出结构可编程输入/输出结构寄存器输出结构异或输出结构20图10.6.2 专用输出结构&11特点：或非门输出或互补输出 目前常用的产品有 PAL10H8(10输入，8输出，高电平输出有效)、PAL10L8、 PAL16C1(16输入，1输出，互补型输出)等。21图10.5.3 可编程输入/输出结构1 这种结构的或门输出经过三态输出缓冲器，可直接送往输出，也可再经互补输出的缓冲器反馈到与阵列输入。即它既可作为输出用，也可作为输入用。用于实现

8、复杂的组合逻辑电路。22图10.6.4 寄存器输出结构&1增加了DFF,整个PAL的所有DFF共用一个时钟和输出使能信号。可构成同步时序逻辑电路目前常用的产品有 PAL16R4、PAL16R8(R表示寄存器输出型)等。23图10.5.5 异或输出结构&=11增加了异或门，使时序逻辑电路的设计得到简化。目前常用的产品有 PAL20X4、PAL20X8(X表示异或输出型)等。24例1：用PAL设计一个带使能端（低电平有效）的2/4线译码器，输出低电平有效。 解：使能输入：EN；译码地址输入：A1和A0；输出为：Y0,Y1,Y2,Y3。由真值表可知：Y0=A1A0, Y1=A1A0,Y2=A1A0,

9、Y3=A1A0, 最好选用低电平输出有效的专用输出结构或可编程I/O型PAL。由要求有使能输出，应选用带有三态输出的PAL器件。选用PAL16L8器件实现的简化示意如图：2511 EN1 1 EN1 1 EN1 1 EN 1 1 1ENA0A1Y0Y1Y2Y3例1实现电路图Y0=A1A0, Y1=A1A0,Y2=A1A0,Y3=A1A02610.7 通用阵列逻辑 GALGAL器件的输出端设置了可编程的输出逻辑宏单元OLMC（Output Logic Macro Cell），通过编程可以将OLMC设置成不同的输出方式。这样同一型号的GAL器件可以实现PAL器件所有的各种输出电路工作模式，即取代了

10、大部分PAL器件， 因此称为通用可编程逻辑器件。如GAL16V8（V表示输出方式可变）、271. GAL16V8的内部结构图1个选通信号输入反相器8个三态输出缓冲反相器8个输入缓冲器1个时钟输入缓冲器 20个引脚的器件；8个输出反馈/输入缓冲器 88个与门可实现16个输入变量281.88个与门，可实现64个乘积项(Product Term)。2.每个与门有32个输入端（每个乘积项可包含16个变量）。 3.每个输出端最多只能包含8个乘积项，当表达式逻辑化简后，乘积项数多于8个时，则必须适当拆开，再分配给另一个OLMC。 4.最多有16个引脚作为输入端（指16个输入变量，CLK不属于输入变量），最

11、多有8个引脚作为输出端。 29二、输出逻辑宏单元（OLMC） 1. OLMC的结构： 308输入的或门DFF 异或门4个多路选择器二、输出逻辑宏单元（OLMC） 1. 结构： 31乘积项数据选择器反馈数据选择器三态数据选择器输出数据选择器32表10.7.1 FMUX的控制功能表AC0 * AC1(n)AC1(m) * 反馈信号来源10本单元触发器Q端11本单元I./O端01邻级(m)输出00低电平“0”(地)1 1 1 1 1 01 0 1 1 0 0 0 1 1 0 1 00 0 1 0 0 0 I/O（n）Q来自邻级输出(m)AC0AC1(n)AC1(m)332.GAL16V8的结构控制字

12、GAL16V8的各种配置由结构控制字确定。图10.7.3 GAL16V8结构控制字的组成32位乘积项禁止位4位XOR(n)1位SYN8位AC1(n)1位AC04位XOR(n)32位乘积项禁止位82位121516191219(n)(n)(n)PT63PT32PT31PT0343.OLMC的配置AC0=0AC1(n)=101(a)专用输入模式351EN1CLKNCNCOENCNC来自邻级输出(m)至另一个邻级CLKOE(a)专用输入模式36(b)专用组合输出模式1EN1CLKNCOENC=11VccXOR(n)NCNCNCCLKOE371EN1CLKNCOENC=11XOR(n)NCCLKNCOE

13、来自邻级输出（m）OLMC(n)I/O(n)NC来自与阵列反馈（c）反馈组合输出模式38（d）时序电路中的组合输出模式1EN1CLKOE=11XOR（n）CLKOE来自邻级输出(m)I/O(n)NC来自与阵列反馈39(e)寄存器输出模式 AC0=1AC1(n)=01040(e)寄存器输出模式 1EN1CLKOE=11XOR(n)CLKOE来自邻级输出（m）I/O(n)NC来自与阵列反馈OLMC(n)QDQ图10.7.4 OLMC的5种工作模式下的简化电路 41例10.7.1 人的血型有A、B、AB、O型4种。输血时输血者的血型与受血者的血型必须符合图10.7.6所示的关系。试用1片GAL16V

14、8设计一个逻辑电路，判断输血者的血型与受血者的血型是否符合上述规定。解：输血者血型:X1、X2，受血者血型:X3、X4。取值组合为0011时，分别表示血型为A、B、AB、O型； 输出F：F=1时，表示血型相符，否则，表示血型不符。 42根据题意得到真值表为： X1X2X3X4F0000100010001010011001000010110110101110100001001010101101101100111011111011111143由真值表，经卡诺图法化简 X3X4X1X20001111000110111111111101X1X2X3X4F000010001000101001100100

15、0010110110101110100001001010101101101100111011111011111144NAME XUEXING;PARTNO 2004-06-07-01 ;REV V1.0;DATE 2004-06-07;DESIGNER YHX;COMPANY NUMBERONE;ASSEMBLY N0.1;LOCATION 11-1;/* INPUT PINS */PIN1,2,3,4=X1,X2,X3,X4;/* OUTPUT PINS */PIN 19 = F;/* LOGIC EQUATIONS */F= !X1&!X2&!X4 # X2&!X3&X4 # X1&X2 # X3&!X4;/* END */采用CUPL软件实现，用文本方式描述待设计电路的逻辑功能。建立设计输入文件（xuexing.pld）