静态时序分析

1、静态时序分析(Static Timing Analysis)技术是一种穷尽分析方法，用以衡量电路 性能。建立和保持时间的检查(setup and hold checks)时钟脉冲宽度的检查门控时钟检查(clock-gating checks)recovery and removal checksunclocked registers未约束的时序端点(unconstrained timing endpoints)multiple clocked registers组合反馈回路(combinational feedback loops)基于设计规则的检查，包括对最大电容、最大传输时间、最大扇出的检

2、查等。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟找出违背 时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又 分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快， 占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验 证，可以节省多达20%的设计时间。PT是Synopsys的sign-off quality的STA工具，是一个单点的全芯片、门级静态时 序分析器。PrimeTime工作在设计的门级层次，并且和Synopsys其它工具整合得很紧密。基本特点和功能：设置设计环境设

3、置查找路径和链接路径 The search_path variable specifies a list of directory paths thatPrimeTime uses to find the designs, libraries, and other files. The link_path variable specifies a list of libraries that PrimeTime uses to link designs读入设计（和库文件）链接顶层设计对必要的操作条件进行设置，这里包括了线上负载的模型、端口负载、驱动、 以及转换时间等指定时序约束(timing

4、constraints)定义时钟周期、波形、不确定度(uncertainty)、延时(latency)指明输入输出端口的延时等设置时序例外 外 (timing exceptions)设置多周期路径(multicycle paths) 设置虚假路径(false paths)定义最大最小延时(max I min delay) 无效的 arcs(disable timing)进行时序分析：在作好以上准备工作的基础上，可以对电路进行静态时序分析，生成constraint reports 和 path timing reports oPrimeTime提供两种用户界面，图形用户界面GUI (Graphi

5、cal User Interface)和基 于Tcl的命令行界面pt_shell，其运行方式分别是：%PrimeTime如 %pt_shell、1设计输入PT不能读取RTL源文件，它是静态分析引擎，只能读取映射后的设计，包 括db、verilog、vhdl等格式的文件。贫 pt_shellread_db-netlist_only,db由于db格式的网表包含约束和环境属性等，故使用-netlisLonly选 项指示PT只加载结构化网表。贫 pt_shellread_verilog.sv、2时钟规范创建时钟翁 create_clock-period period_value-name clock_

6、name-waveform edge_listsource_objectssource_objects Specifies the objects used as sources of the clock. The sources can be ports, pins or nets in the design. If you do not use this option, you must use the -name option, which creates a virtual clock not associated with a port, pin or net. When a net

7、 is used as the source, the first driver pin of the net is the actual source used in creating the clock.您* pt_shellcreate_clock -period 4 -waveform list 0 2 -name clk get_portsclk每2时钟规范晦时钟延迟set_clock_latency-rise-fall-min-max-sourcedelayobject_listpt_shellset_clock_latency 1.2 -rise get_clocks CLK1实

8、2时钟规范时钟转换虫却 set_clock_transition -rise-fall -min -max transition clock_list pt_shellset_clock_transition 0.38 -rise get_clocks CLK1晦传播时钟set_propagated_clockobject_list虫却 pt_shellset_propagated_clock all_clocks、2时钟规范指定时钟歪斜：在同步设计中，数据在一个时钟边沿由FF发送，在下一个 时钟沿由另一个FF接收，理想情况下两个边沿间应有准确的一个时钟周期 的延时，然而由于连线延迟的差异，接

9、收时钟沿可早、可晚。为保证设计的 robust，须指定时钟歪斜。您* set_clock_uncertainty-from from_clock | -to to_clock-rise -fall -setup -holduncertainty独 pt_shellset_clock_uncertainty -setup 0.65 get_clocks CLK您丹 pt_shellset_clock_uncertainty -hold 0.45 get_clocks CLK、2时钟规范指定生成的时钟独 create_generated_clock-name clock_name -source

10、master_pin-divide_bydivide_factor | -multiply_bymultiply_factor-duty_cycle percent source_objects独 pt_shellcreate_generated_clock -multiply_by 2-duty_cycle60 -source get_pins CLK get_pins fool、时序分析命令禁止时序弧分别禁止时序弧备 pt_shellset_disable_timing-from A2 -to Z get_cells Ul富 pt_shellreport_disable_timing情形分

11、析富 pt_shellset_case_analysis 1 test_mode扇 pt_shellremove_case_analysistest_mode窑时序分析命令虹多周期路径您司 set_multicycle_path -from -to 独 pt_shellset_multicycle_path 2 -setup -from regA/clk -to regB/D、时序分析命令虚假路径甄 set_false_path-from from_list-through through_list-to to_list您司 pt_shellset_false_path -from ff12

12、-to ff34独 pt_shellset_false_path -from ffl/CP -through Ul/Z U2/Z -through U3/Z U4/C -to ff2/D独 pt_shellforeach_in_collection clkl all_clocks foreach_in_collectionclk remove_from_collection all_clocks get_clocks $clkl set_false_path -from get_clocks $clkl -to get_clocks $clk2时序分析命令生成报告独 report_timing-from from_list -to to_list -through through_list-delay_typedelay_type -nworstpaths_per_endpoint -max_paths count -nets -group group_name -significant_digits digits -nosplit -transition_time -capacitance时序分析命令生成报告鱼可 report_bottleneck-from from_list -to to_list-through through_lis