集成电路设计与制造的主要流程（ 77页）ppt课件

1、集成电路设计与制造的主要流程集成电路设计与制造的主要流程框架设计芯片检测单晶、外延资料掩膜版芯片制造过程封装测试系统需求集成电路的设计过程： 设计创意 + 仿真验证功能要求行为设计VHDLSing off集成电路芯片设计过程框架From 吉利久教授是行为仿真综合、优化网表时序仿真规划布线幅员后仿真否是否否是设计业引 言半导体器件物理根底：包括PN结的物理机制、双极管、MOS管的任务原理等 器件 小规模电路 大规模电路 超大规模电路 甚大规模电路电路的制备工艺：光刻、刻蚀、氧化、离子注入、分散、化学气相淀积、金属蒸发或溅射、封装等工序 集成电路设计：另一重要环节，最能反映人的能动性 结合详细的电

2、路，详细的系统，设计出各种各样的电路掌握正确的设计方法，可以以不变应万变，随着电路规模的增大，计算机辅助设计手段在集成电路设计中起着越来越重要的作用引 言 什么是集成电路？(相对分立器件组成的电路而言) 把组成电路的元件、器件以及相互间的连线放在单个芯片上，整个电路就在这个芯片上，把这个芯片放到管壳中进展封装，电路与外部的衔接靠引脚完成。什么是集成电路设计？ 根据电路功能和性能的要求，在正确选择系统配置、电路方式、器件构造、工艺方案和设计规那么的情况下，尽量减小芯片面积，降低设计本钱，缩短设计周期，以保证全局优化，设计出满足要求的集成电路。 设计的根本过程 举例 功能设计 逻辑和电路设计 幅员

3、设计集成电路设计的最终输出是掩膜幅员，经过制版和工艺流片可以得到所需的集成电路。 设计与制备之间的接口：幅员主要内容 IC设计特点及设计信息描画 典型设计流程 典型的布图设计方法及可测性设计技术设计特点和设计信息描画 设计特点(与分立电路相比) 对设计正确性提出更为严厉的要求 测试问题 幅员设计：规划布线 分层分级设计(Hierarchical design)和模块化设计 高度复杂电路系统的要求 什么是分层分级设计？ 将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，这个级别可以再分解到复杂性更低的设计级别；这样的分解不断继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地

4、由这一级设计出的单元逐级组织起复杂的系统。普通来说，级别越高，笼统程度越高；级别越低，细节越详细从层次和域表示分层分级设计思想域：行为域：集成电路的功能 构造域：集成电路的逻辑和电路组成 物理域：集成电路掩膜版的几何特性和物理特性的详细实现层次：系统级、算法级、存放器传输级(也称RTL级)、 逻辑级与电路级系统级行为、性能描画CPU、存储器、控制器等芯片、电路板、子系统算法级I/O算法硬件模块、数据构造部件间的物理衔接RTL级形状表ALU、存放器、MUX微存储器芯片、宏单元逻辑级布尔方程门、触发器单元布图电路级微分方程晶体管、电阻、电容管子布图设计信息描画 分类内容言语描画(如VHDL语言、V

5、erilog言语等)功能描画与逻辑描画功能设计功能图逻辑设计逻辑图电路设计电路图设计图幅员设计符号式幅员, 幅员举例：x=ab+ab；CMOS与非门；CMOS反相器幅员 什么是幅员？一组相互套合的图形，各层幅员相应于不同的工艺步骤，每一层幅员用不同的图案来表示。 幅员与所采用的制备工艺严密相关设计流程 理想的设计流程(自顶向下：TOP-DOWN 系统功能设计，逻辑和电路设计，幅员设计硅编译器silicon compiler(算法级、RTL级向下门阵列、规范单元阵列等逻辑和电路描画系统性能编译器系统性能目的性能和功能描画逻辑和电路编译器几何幅员描画幅员编译器制版及流片统一数据库典型的实践设计流程

6、 需求较多的人工干涉 某些设计阶段无自动设计软件，经过模拟分析软件来完成设计 各级设计需求验证典型的实践设计流程 1、系统功能设计 目的：实现系统功能，满足根本性能要求过程：功能块划分，RTL级描画，行为仿真 功能块划分 RTL级描画RTL级VHDL、Verilog) RTL级行为仿真：总体功能和时序能否正确 功能块划分原那么： 既要使功能块之间的连线尽能够地少，接口明晰，又要求功能块规模合理，便于各个功能块各自独立设计。同时在功能块最大规模的选择时要思索设计软件可处置的设计级别 算法级：包含算法级综合：将算法级描画转换到 RTL级描画 综 合： 经过附加一定的约束条件从高一级设 计层次直接转

7、换到低一级设计层次的过程逻辑级：较小规模电路实践设计流程系统功能设计 输出：言语或功能图 软件支持：多目的多约束条件优化问题 无自动设计软件 仿真软件：VHDL仿真器、Verilog仿真器实践设计流程2、逻辑和电路设计概念：确定满足一定逻辑或电路功能的由逻辑或电路单元组成的逻辑或电路构造过程：A.数字电路：RTL级描画 逻辑综合(Synopsys,Ambit) 逻辑网表 逻辑模拟与验证，时序分析和优化 难以综合的：人工设计后进展原理图输入，再进展逻辑模拟 电路实现包括满足电路性能要求的电路构造和元件参数)：调用单元库完成； 没有单元库支持：对各单元进展电路设计，经过电路模拟与分析，预测电路的直

8、流、交流、瞬态等特性，之后再根据模拟结果反复修正器件参数，直到获得称心的结果。由此可构成用户本人的单元库单元库：一组单元电路的集合 经过优化设计、并经过设计规那么检查和反复工艺验证，能正确反映所需的逻辑和电路功能以及性能，适宜于工艺制备，可到达最大的废品率。元件 门 元胞 宏单元功能块基于单元库的描画：层次描画单元库可由厂家提供，可由用户自行建立 B. 模拟电路：尚无良好的综合软件 RTL级仿真经过后，根据设计阅历进展电路设计 原理图输入 电路模拟与验证 模拟单元库逻辑和电路设计的输出：网表元件及其衔接关系或逻辑图、电路图 软件支持：逻辑综合、逻辑模拟、电路模拟、时序分析等软件 (EDA软件系

9、统中已集成) 实践设计流程3. 幅员设计概念：根据逻辑与电路功能和性能要求以及工艺程度要求来设计光刻用的掩膜幅员， IC设计的最终输出。什么是幅员？一组相互套合的图形，各层幅员相应于不同的工艺步骤，每一层幅员用不同的图案来表示。 幅员与所采用的制备工艺严密相关幅员设计过程：由底向上过程 主要是规划布线过程 规划：将模块安顿在芯片的适当位置，满足一定目的函数。对级别最低的功能块，是指根据衔接关系，确定各单元的位置，级别高一些的，是分配较低级别功能块的位置，使芯片面积尽量小。 布线：根据电路的衔接关系衔接表在指定区域面积、外形、层次百分之百完成连线。布线均匀，优化连线长度、保证布通率。幅员设计过程

10、大多数基于单元库实现1软件自动转换到幅员，可人工调整规那么芯片2布图规划floor planning)工具 规划布线工具place&route 布图规划：在一定约束条件下对设计进展物理划分，并初步确定芯片面积和外形、单元区位置、功能块的面积外形和相对位置、I/O位置，产生布线网格，还可以规划电源、地线以及数据通道分布3全人工幅员设计：人工布图规划，提取单元， 人工规划布线由底向上： 小功能块到大功能块单元库中根本单元较小的功能块总体幅员幅员检查与验证规划布线规划布线较大的功能块规划布线布图规划人工幅员设计典型过程 幅员验证与检查 DRC：几何设计规那么检查 ERC：电学规那么检查 LVS：网表

11、一致性检查 POSTSIM：后仿真提取实践幅员参数、电阻、电容，生成带寄生量的器件级网表，进展开关级逻辑模拟或电路模拟，以验证设计出的电路功能的正确性和时序性能等)，产生测试向量 软件支持：成熟的CAD工具用于幅员编辑、人机交互式规划布线、自动规划布线以及幅员检查和验证 设计规那么 IC设计与工艺制备之间的接口 制定目的：使芯片尺寸在尽能够小的前提下，防止线条宽度的偏向和不同层版套准偏向能够带来的问题，尽能够地提高电路制备的废品率 什么是设计规那么？思索器件在正常任务的条件下，根据实践工艺程度(包括光刻特性、刻蚀才干、对准容差等)和废品率要求，给出的一组同一工艺层及不同工艺层之间几何尺寸的限制

12、，主要包括线宽、间距、覆盖、露头、凹口、面积等规那么，分别给出它们的最小值，以防止掩膜图形的断裂、衔接和一些不良物理效应的出现。 设计规那么的表示方法 以为单位：把大多数尺寸覆盖，出头等等商定为的倍数 与工艺线所具有的工艺分辨率有关，线宽偏离理想特征尺寸的上限以及掩膜版之间的最大套准偏向，普通等于栅长度的一半。 优点：幅员设计独立于工艺和实践尺寸 举例： 以微米为单位：每个尺寸之间没有必然的比例关系， 提高每一尺寸的合理度；简化度不高 举例： 总体要求系统功能设计存放器传输级描画存放器传输级模拟与验证子系统/功能块综 合门级逻辑网表逻辑模拟与验证电路模拟与验证幅员生成逻辑图电路图最终幅员数据与

13、测试向量制版与工艺流片计算机辅助测试(ICCAT)消费定型工艺模拟幅员几何设计规那么和电学规那么检查网表一致性检查和后仿真 IC设计流程视详细系统而定 随着 IC CAD系统的开展，IC设计更偏重系统设计 正向设计，逆向设计 SoC: IPIntelligent Proprietary 库(优化设计)软核：行为级描画firm IP: 门级 hard IP:幅员级， D/A A/D DRAM，优化的深亚微米电路等 IC设计与电路制备相对独立的新方式 Foundry的出现VDSM电路设计对设计流程的影响VDSM电路设计对设计流程的影响时序问题突出，互连延迟超越门延迟，逻辑设计用的互连延迟模型与实践

14、互连延迟特性不一致，经过逻辑设计的时序在规划布线后不符合要求。 在逻辑设计阶段参与物理设计的数据 综合优化中的关键途径以SDF格式传给布图规划，初步的连线延迟再传给综合优化工具以PDEF格式 规划后将更准确的互连信息经过FLOORPLAN TOOL传给综合优化工具，进展规划迭代 时延驱动布线，完成后进展延迟计算和时序分析，布线迭代VDSM电路设计对设计流程的影响 布图时面向互连，先布互连网，再布模块 集成度提高： 可重用REUSE模块 IP模块 针对各 IP模块和其他模块进展布图规划，如何对IP模块等已设计好的模块进展处置 功耗问题，尤其高层次设计中思索 布图中寄生参数提取变成三维问题布图设计

15、方法布图风格划分全定制设计方法、半定制设计方法、可编程逻辑器件以及基于这些方法的兼容设计方法 设计方法选取的主要根据：设计周期、设计本钱、芯片本钱、芯片尺寸、设计灵敏性、严密性和可靠性等 最主要的：设计本钱在芯片本钱中所占比例 芯片本钱CT：小批量的产品：减小设计费用；大批量的产品：提高工艺程度，减小芯片尺寸，增大圆片面积全定制设计幅员设计时采用人工设计，对每个器件进展优化，芯片性能获得最正确，芯片尺寸最小设计周期长，设计本钱高，适用于性能要求极高或批量很大的产品，模拟电路符号式幅员设计：用一组事先定义好的符号来表示幅员中不同层版之间的信息，经过自动转换程序转换 举例：棍图：棍形符号、不同颜色

16、不用思索设计规那么的要求；设计灵敏性大符号间距不固定，进展幅员紧缩，减小芯片面积 公用集成电路ASIC：Application-Specific Integrated Circuit相对通用电路而言针对某一运用或某一客户的特殊要求设计的集成电路 批量小、单片功能强：降低设计开发费用主要的ASIC设计方法：门阵列设计方法：半定制规范单元设计方法：定制 掩膜版方法积木块设计方法：定制可编程逻辑器件设计方法门阵列设计方法GA方法 概念：外形和尺寸完全一样的单元陈列成阵列，每个单元内部含有假设干器件，单元之间留有布线通道，通道宽度和位置固定，并预先完成接触孔和连线以外的芯片加工步骤，构成母片 根据不同

17、的运用，设计出不同的接触孔版和金属连线版，单元内部连线及单元间连线实现所需电路功能 母片半定制技术门阵列构造单元区构造： 举例：六管CMOS单元 由该构造实现三输入或非门 输入/输出单元：芯片周围 举例：图5.16，输入、输出、电源 输入维护(防止栅击穿)：嵌位二极管、维护电阻 输出驱动：宽长比大的器件梳状或马蹄状门阵列设计过程门阵列方法的设计特点：设计周期短，设计本钱低，适宜设计适当规模、中等性能、要求设计时间短、数量相对较少的电路缺乏：设计灵敏性较低；门利用率低；芯片面积浪费门海设计技术：一对不共栅的P管和N管组成的根本单元铺满整个芯片，布线通道不确定可将根本单元链改成无用器件区走线，宏单

18、元连线在无用器件区上进展门利用率高，集成密度大，布线灵敏，保证布线布通率 仍有布线通道，添加通道是单元高度的整数倍，布线通道下的晶体管不可用激光扫描阵列：特殊的门阵列设计方法 对于一个特殊构造的门阵列母片，片上晶体管和逻辑门之间都有电学衔接，用专门的激光扫描光刻设备切断不需求衔接处的连线，实现ASIC功能。 只需一步刻铝工艺，加工周期短；采用激光扫描曝光，省去了常规门阵列方法中的制版工艺。但制备时间较长。 普通用于小批量(2002000块)ASIC的制造 作业：1.试述带单元库的数字集成电路的典型设计流程。2.试述IC设计的主要特点。规范单元设计方法SC方法 一种库单元设计方法 概念：从规范单

19、元库中调用事先经过精心设计的逻辑单元，并陈列成行，行间留有可调整的布线通道，再按功能要求将各内部单元以及输入/输出单元衔接起来，构成所需的公用电路芯片规划：芯片中心是单元区，输入/输出单元和压焊块在芯片周围，根本单元具有等高不等宽的构造，布线通道区没有宽度的限制，利于实现优化布线。规范单元库：规范单元库中的单元是用人工优化设计的，力求到达最小的面积和最好的性能，完成设计规那么检查和电学验证描画电路单元在不同层级的属性的一组数据逻辑符号L：单元称号与符号、I/O端：用于逻辑图功能描画电路构造、电学目的拓扑幅员O：拓扑单元名、单元宽度高度、I/O位置及称号掩膜幅员A举例： 不同设计阶段调用不同描画

20、 规范单元库主要包括 与非门、或非门、触发器、锁存器、移位存放器 加法器、乘法器、除法器、算术运算单元、FIFO等较大规模单元 模拟单元模块：振荡器、比较器等 同一功能的单元有几种不同的类型，视运用不同选择 规范单元设计根本陈列方式：双边I/O、单边I/O、连线单元单层布线中用得较多、跨单元连线 走线：电源和地线普通要求从单元左右边进出，信号端从上下进出。可以在单元内部或单元边境电源线可以放在单元外，在布线通道内，便于根据单元功率要求调整宽度，从各单元引出端口电源线程度金属线，信号线用第二层金属或垂直多晶硅线，单元内部连线用第一层金属和多晶硅， 单元之间连线在走线通道内 单元拼接 单元高度：器

21、件宽度，思索最小延迟，最省面积，足够高度以保证电源线、地线、单元内部连线 SC方法设计流程与门阵列类似 SC方法特点：需求全套掩膜版，属于定制设计方法门阵列方法：适宜的母片，固定的单元数、压焊块数和通道间距 规范单元方法：可变的单元数、压焊块数、通道间距，规划布线的自在度增大较高的芯片利用率和连线布通率依赖于规范单元库，SC库建立需较长的周期和较高的本钱，尤其工艺更新时适用于中批量或者小批量但是性能要求较高的芯片设计积木块设计方法： BBL方法通用单元设计方法布图特点：任不测形的单元普通为矩形或“L型、恣意位置、无布线通道BBL单元：较大规模的功能块如ROM、RAM、ALU或模拟电路单元等，单

22、元可以用GA、SC、PLD或全定制方法设计设计过程：可以基于Foundry提供的单元库，更提倡用本人的单元库 平面布置：影响延迟的单元接近安放 软件预估性能 详细布图 后仿真 BBL方法特点：较大的设计自在度，可以在幅员和性能上得到最正确的优化布图算法开展中：通道不规那么，连线端口在单元周围，位置不规那么可编程逻辑器件设计方法PLD方法概念：用户经过消费商提供的通用器件自行进展现场编程和制造，或者经过对与或矩阵进展掩膜编程，得到所需的公用集成电路编程方式：现场编程：采用熔断丝、电写入等方法对已制备好的PLD器件实现编程，不需求微电子工艺，利用相应的开发工具就可完成设计，有些PLD可多次擦除，易

23、于系统和电路设计。掩膜编程：经过设计掩膜幅员来实现所需的电路功能，但由于可编程逻辑器件的规那么构造，设计及验证比较容易实现。可编程逻辑器件分类 ROM、EPROM、EEPROM、PLA、PAL、GAL 可编程逻辑阵列PLA：实现数字逻辑根本思想：组合逻辑可以转换成与-或逻辑 根本构造：举例：尽量采用“或非门可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)PAL：固定或矩阵八个输入端即可满足逻辑组合要求，可编与矩阵输入项可增多 构造简化、工艺简单 现场编程 不同输出构造选用不同的PAL器件GAL：固定或矩阵： 浮栅工艺：控制栅上施加足够高的电压且漏端接地时，浮栅上将存储负电荷，当控制栅接地而漏端

24、加适当的正电压时，浮栅将放电，实现了电编程；具有不挥发性，掉电后不用重新编程提高可编程速度和器件速度电擦写，可反复编程，不需求窗口式的封装 输出逻辑单元有一些思索：可编程可重新配置 具有平安维护单元 编程方式：现场编程 PAL 和GAL的器件密度较低，几百门近年来出现高密度可编程逻辑器件HDPLD、 系统内编程逻辑器件IS-PLD Lattice的 pLSI1000,2000,3000系列，14000门 HDPLD：集总布线区GRP：global routing pool：用于内部逻辑衔接 周围通用逻辑块GLB、输出布线区ORP：GLB输出与管脚之间互连输入总线IB 可实现高速控制器等，DSP

25、、数据加密等子系统系统内编程逻辑器件IS-PLDin system-programmable logic device ：带串行接口及使能端用作串口或正常信号端串行口：数据输入、数据输出、时钟、方式选择具有GAL和HDPLD的可编程、再配置功能 可编程、再配置在系统内或PCB板上进展 消除管脚多次弯曲 易于进展电路版级测试 一块电路板有不同功能：硬件软件化现场可编程门阵列(FPGA)逻辑单元阵列集成度高，运用灵敏，引脚数多(可多达100多条)，可以实现更为复杂的逻辑功能 不是与或构造，以可配置逻辑功能块configurable logic block排成阵列，功能块间为互连区，输入/输出功能块

26、IOB可编程的内部连线：特殊设计的通导晶体管和可编程的开关矩阵 CLB、IOB的配置及内连编程经过存储器单元阵列实现现场编程XILINX：用SRAM存储内容控制互连：允许修正 配置程序 存储器单元阵列中各单元形状控制CLB的可选配置端、多路选择端 控制IOB的可选配置端 控制通导晶体管的形状和开关矩阵的衔接关系ACTEL：可熔通的点，不可逆，易于严密适用：200块以下的原型设计 PLD和FPGA设计方法的特点现场编程： 功能、逻辑设计 网表 编程文件 PLD器件掩膜编程：PLA幅员自动生成系统，可以从网表直接得到掩膜幅员设计周期短，设计效率高，有些可多次擦除，适宜新产品开发编程软件硬件编程器F

27、PGA的转换 FPGA转换到门阵列，降低价钱 网表转换，用规划布线后提出的网表及库单元映射 时序一致性 门阵列芯片的可测性FPGA母片经过厂家严厉测试 管脚的兼容性 多片FPGA向单片门阵列转换布图方法的比较 A:全定制法，B:符号法C:规范单元法D:积木块法，E:门阵列法，F:掩膜编程PLA法G:现场编程PLA法H:FPGA法I:激光扫描阵列J:硅编译法兼容设计方法不同的设计方法有各自的优势，假设把它们优化组合起来，那么有望设计出性能良好的电路。 以微处置器为例数据逻辑：位片式或阵列构造网络，图形反复多：BBL方法，ALU、移位器、存放器等作为单元进展人工全定制设计 随机控制逻辑：差别较大，SC或PLA方法实现 存储器：ROM或RAM实现可测性设计技术 什么是集成电路测试？对制造出的电路进展功能和性能检测，检测并定位出电路的缺