交通灯控制器的设计

1、EDA 实验报告、课程设计题目及要求十字路口交通灯题目：具体要求:设计一个十字路口的交通灯控制器，能显示十字路口东西、南北两个方向红、黄、绿灯的指示状态。用两组红、黄、绿三种颜色的灯分别作为东西、南北两个方向红、黄、绿等。变化规律为：东西绿灯亮，南北红灯亮东西黄灯亮，南北红灯亮东西红灯亮，南北绿灯亮东西红灯亮，南北黄灯亮东西绿灯亮，南北红灯亮,这样循环下去。南北方向每次通行时间为 45秒，东西方向每次通行时间为 45秒，要求两条交叉道路上 的车辆交替运行，时间可设置修改。绿灯转为红灯时，要求黄灯先亮5秒钟，才能变换运行车道。并要求所有交通灯的状态变化在时钟脉冲上升沿处。二、实验编程环境Quar

2、tusII 8.0三、课程设计的详细设计方案（一）、总体设计方案的描述1.1、 根据交通灯系统设计要求，可以用一个有限状态机来实现这个交通灯控制器。首先根据功能要求，明确两组交通灯的状态， 这两组交通灯总共共有四种状态，我们用ST0, ST1,ST2, ST3来表示：St0表示东西路绿灯亮，南北路红灯亮；St1表示东西路黄灯亮，南北路红灯亮；St2表示东西路红灯亮，南北路绿灯亮；St3表示东西路红灯亮，南北路黄灯亮；1.2、 根据上述四种状态描述列出的状态转换表表9-1交通灯控制器状态转换表当前状态下一状态转换条件St0St1主路绿灯亮了 40秒St1St2主路黄灯亮了 5秒St2St3主路绿

3、灯亮了 40秒St3St0支路黄灯亮了 5秒1.3、 根据状态转换表得到交通灯控制器的状态转移图如图所示。St0St3St1St2交通灯控制器的状态转移图（二）各个模块设计2.1、 控制器模块控制器模块示意图其中，clk为时钟信号，时钟上升沿有效。hold为紧急制动信号，低电平有效。ared,agreen,ayellow分别表示东西方向的红灯，黄灯，绿灯显示信号，高电平有效。bred,bgreen,byellow分别表示南北方向的红灯，黄灯，绿灯显示信号，高电平有效。用于控制红绿黄灯的亮暗情况。2.2、 45秒倒计时计数器模块m45CLKQL3.0ENQH3.0CROCinst245秒倒计时计

4、数器模块示意图其中，CLK为时钟信号，时钟上升沿有效。EN为使能端，高电平有效。CR为紧急制动信号低电平有效。QL3.0是计数低位。QH3.0是计数高位。用于45秒的倒计时计数。2.3、 7位译码器模块7位译码器模块示意图其中dat3.0为要译码的信号。a,b,c,d,e,f,g为译码后的信号用于将45秒倒计时计数的信号译码成数码管可以识别的信号。2.4、 50MHz 分频器模块50MHz分频器模块示意图其中clk为50MHZ时钟信号，时钟上升沿有效。输出 clk_out为1HZ时钟信号，时钟 上升沿有效。用于将50MHZ的时钟信号转变成 1HZ的时钟信号。（三）结构图设计 n.r二.:XIB

5、i：_. -：i -F H r-3山工：4 , tepcr- -r .nSHPW Pl（四）仿真电路时序仿真图从图中可看到首先进入 st0状态，此时东西路绿灯亮， 南北路红灯亮；计数器计数到40秒时，交通灯控制器进入st1状态，此时东西路黄灯亮，南北路红灯亮；在 st1状态计数器又开始计数，计数器计数到5秒后，交通灯控制器状态进入st2,此时东西路红灯亮，南北路绿灯亮；在st2状态计数器又开始计数，计数器计数到40秒后，交通灯控制器状进入st3状态，此时东西路红灯亮，南北路绿灯亮；在st3状态计数器又开始计数，计数器计数到5秒后，交通灯控制器状态进入 st0状态，此时东西路绿灯亮， 南北路红灯

6、亮，如些循环反复， 完成十字交通路口的红绿灯控制。A0-G0,A1-G1分别为45到0的译码。（五）分配引脚为了对此工程进行硬件测试，应将编译成功后的程序下载到目标芯片上，并指定输入输出信号的管脚，以便添加激励信号和测试输出信号。在下载编译成功的文件之前，需要制定器件的管脚，选择 Assignments|Pins命令，在 随后出现的下拉列表框中选择对应端口信号名的器件引脚号，如下图：IXRCufcOLtCuEal ft* r r-t i-QytiM.|iw|geBJ-JPTi”加JDukt PF_F 12口e.Jm/iiCmw:Wm， pwjR 即口FRJ113”3 mgEJH2x旧t卜7JI

7、13.SYi Si胆配用1bHI3.3=J_Hi| | M|.彼61刈T=7JUJ.Str_HiMi Kleihtns:ihw轧3 MEijn工y T*ij|hy4i打.徐ST Hl2.1IF Hkan加触刈产小1_W15 v *ij下J I工仆陆班孙THl.Jl:，”派如利S7J版it1二I 1frs4I d FJMIlftMQ:九IMitj二步ijW. SArbJt；zfcfaiaMl：li(Hwn卜晚 Zq.mi:mMn ：-q . rtaLiijpliifaiBMlKwrifl-bkWOWLrfaJljjflrtfaLMl二 二，“-Hegg2 bfinJ 阐吨W. tartaLih工

8、 MhJIJKMW_1(WMQ四、设计总结和心得通过此次EDA设计，我系统性的学习了课本上相关的知识，对课堂上的知识更加了解。通过认真研究课本，使我对EDAg序设计有了一定思路；通过实验课的学习，在程序的设计， 程序的调试方面都学到了很多东西，在这几天时间里，实验室的氛围对我们的影响很大，大家一起努力，这也是我们能完成课设的动力。其中在编程中也出现了很多的问题，但通过老师和同学的帮助下，把问题一一解决。其实只要我们自己认真看书，仔细分析，仔细调试，就一定会发下错误，在以后的学习中，要理论联系实际，把我们所学的理论知识用到实际当 中，学习EDA更是如此，程序只有经常的写与读的过程中才能提高，这就

9、是我在这次课程设计中的最大收获。五、源代码控制器模块：library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity control isport(clk,hold:in std_logic;ared,agreen,ayellow,bred,bgreen,byellow:out std_logic); end control;architecture behavior of control is type state_type is (s0,s1,s2,s3,s4); signal current

10、_state,next_state : state_type;signal counter : std logic vector(6 downto 0);beginsynch : processbeginwait until clkevent and clk =1;if hold=0 thencounter=counter;elseif counter89 thencounter=counter+1;elsecounter0);end if;end if;end process;processbeginwait until clkevent and clk=1;current_stateif

11、hold=0 thennext_state=s4;elseif counter39 thennext_state=s0;elsenext_stateif hold=0 thennext_state=s4;elseif counter44 thennext_state=s1;elsenext_stateif hold=0 thennext_state=s4;elseif counter84 thennext_state=s2;elsenext_stateif hold=0 thennext_state=s4;elseif counter89 thennext_state=s3;elsenext_

12、stateif hold=0 thennext_state=s4;elseif counter39 thennext_state=s0;elsif counter44 then next_state=s1;elsif counter84 then next_state=s2;elsif counter89 then next_stateared=0;agreen=1;ayellow=0;bred=1;bgreen=0;byellowared=0;agreen=0;ayellow=1;bred=1;bgreen=0;byellowared=1;agreen=0;ayellow=0;bred=0;

13、bgreen=1;byellowared=1;agreen=0;ayellow=0;bred=0;bgreen=0;byellowared=1;agreen=0;ayellow=0;bred=1;bgreen=0;byellow=0;end case;end process;end behavior;45 秒倒计时计数器模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity m45 isport(CLK:in std_logic;EN:in std_logic;CR:in std_lo

14、gic;QL,QH :out std_logic_vector(3 downto 0);OC:out std_logic);end m45;architecture behav of m45 issignal couL,couH:std_logic_vector(3 downto 0);beginprocess(CR,CLK,EN)beginif CR=0 thencouL=0000;couH=0000;elsif clkevent and clk=1 thenif EN=1 thenif(couL=0 and couH=0)then couL=0100;couH=0100;elsif cou

15、L=0 then couL=1001;couH=couH-1;elsecouL=couL-1;end if;end if;end if;end process;process(couL,couH)beginif(couL=0 and couH=0) thenOC=1;elseOC=0;end if;end process;QL=couL;QHtmptmptmptmptmptmptmptmptmptmptmptmptmptmptmptmpnull;end case;end process;a=tmp(6);b=tmp(5);c=tmp(4);d=tmp(3);e=tmp(2);f=tmp(1);g=tmp(0);end arc;50MHz分频器模块：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity devide isport(clk :in std_logic;clk_out :out std_logic);end devide;architect