第二章DSP的硬件结构(整理)

1、第二章第二章DSP的硬件结构的硬件结构DSP的硬件结构的硬件结构 DSP的硬件结构，大体上与通用的硬件结构，大体上与通用的微处理器相类似，由的微处理器相类似，由CPU、存、存储器、总线、外设、接口、时钟储器、总线、外设、接口、时钟等部分组成，但又有其鲜明的特等部分组成，但又有其鲜明的特点。点。独立的硬件乘法器独立的硬件乘法器 在卷积、数字滤波、在卷积、数字滤波、FFT、相关、矩阵、相关、矩阵运算等算法中，都有运算等算法中，都有 A（k）B（nk）一类的运算，大量重复乘法和累加一类的运算，大量重复乘法和累加v通用计算机的乘法用软件实现，用若干通用计算机的乘法用软件实现，用若干个机器周期。个机器周

2、期。vDSP有硬件乘法器，用有硬件乘法器，用MAC指令（取数、指令（取数、乘法、累加）在单周期内完成。乘法、累加）在单周期内完成。独立的独立的DMA总线和控制器总线和控制器 有一组或多组独立的有一组或多组独立的DMA总线，与总线，与CPU的程序、数据总线并行工作，的程序、数据总线并行工作，在不影响在不影响CPU工作的条件下，工作的条件下，DMA速度目前已达速度目前已达800Mbyte/sCPUv通用微处理器的通用微处理器的CPU由由ALU和和CU组组成，其算术运算和逻辑运算通过软成，其算术运算和逻辑运算通过软件来实现，如加法需要件来实现，如加法需要10个机器周个机器周期，乘法是一系列的移位和加

3、法，期，乘法是一系列的移位和加法，需要数十个机器周期。需要数十个机器周期。vDSP的的CPU设置硬件乘法器，可以设置硬件乘法器，可以在单周期内完成乘法和累加在单周期内完成乘法和累加硬件乘法器硬件乘法器移位移位v通用微处理器的移位，每调用一通用微处理器的移位，每调用一次移位指令移动次移位指令移动1-bitvDSP可以在一个机器周期内左移可以在一个机器周期内左移或右移多个或右移多个bit，可以用来对数字，可以用来对数字定标，使之放大或缩小，以保证定标，使之放大或缩小，以保证精度和防止溢出；还可以用来作精度和防止溢出；还可以用来作定点数和浮点数之间的转换定点数和浮点数之间的转换溢出溢出v通用通用CP

4、U中，溢出发生后，设置中，溢出发生后，设置溢出标志，不带符号位时回绕，溢出标志，不带符号位时回绕，带符号位时反相，带来很大的误带符号位时反相，带来很大的误差差vDSP把移位输出的最高位（把移位输出的最高位（MSB）存放在一个位检测状态寄存器中，存放在一个位检测状态寄存器中，检测到检测到MSB=1时，就通知下一次时，就通知下一次会发生溢出，可以采取措施防止会发生溢出，可以采取措施防止数据地址发生器（数据地址发生器（DAG）v在通用在通用CPU中，数据地址的产生和中，数据地址的产生和数据的处理都由数据的处理都由ALU来完成来完成v在在DSP中，设置了专门的数据地址中，设置了专门的数据地址发生器（实

5、际上是专门的发生器（实际上是专门的ALU），），来产生所需要的数据地址，节省公来产生所需要的数据地址，节省公共共ALU的时间的时间外设（外设（peripherals）v时钟发生器（振荡器与时钟发生器（振荡器与PLL）v定时器（定时器（Timer）v软件可编程等待状态发生器软件可编程等待状态发生器v通用通用I/Ov同步串口（同步串口（SSP）与异步串口（）与异步串口（ASP）vJTAG扫描逻辑电路（扫描逻辑电路（IEEE 1149.1标标准准) 便于对便于对DSP作片上的在线仿真和多作片上的在线仿真和多DSP条件下的调试条件下的调试定点定点DSP与浮点与浮点DSPv浮点格式用指数形式表示，其动态

6、范围比浮点格式用指数形式表示，其动态范围比用小数形式表示的定点格式要大得多，定用小数形式表示的定点格式要大得多，定点点DSPDSP中经常要考虑的溢出问题，在浮点中经常要考虑的溢出问题，在浮点DSPDSP中基本上可以不考虑中基本上可以不考虑v为了保证底数的精度，浮点为了保证底数的精度，浮点DSP基本上作基本上作成成32-bit的，其总线、寄存器、存储器等的，其总线、寄存器、存储器等的宽度也相应是的宽度也相应是32-bit的的v浮点浮点DSP的价格高，开发难度也更大的价格高，开发难度也更大DSP的发展的发展v更高的运行速度和信号处理速度更高的运行速度和信号处理速度v多多DSP协同工作协同工作v更方

7、便的开发环境更方便的开发环境v大量专用大量专用DSP的出现（的出现（DSP核）核）v更低的价格，或更高的性能更低的价格，或更高的性能/价价格比格比v更广泛的应用更广泛的应用C54硬件结构硬件结构 C54x系列系列DSP引脚功能引脚功能 内外部总线结构内外部总线结构 CPU结构结构 内部存储器结构内部存储器结构 片内外设电路片内外设电路 系统控制系统控制要求全面了解要求全面了解C54系列芯片的硬件资源。系列芯片的硬件资源。TMS320C54x硬件结构框图硬件结构框图H1. 内部结构内部结构 (1) CPU 包括算术逻辑运算单元包括算术逻辑运算单元(ALU)、乘法器、累加器、乘法器、累加器、移位寄

8、存器、各种专门用途的寄存器、地址生成移位寄存器、各种专门用途的寄存器、地址生成器及内部总线。器及内部总线。 (2) 存储器系统存储器系统 包括片内程序包括片内程序ROM、片内单访问的数据、片内单访问的数据RAM和和双访问的数据双访问的数据RAM、外接存储器接口。、外接存储器接口。 (3) 片内外设与专用硬件电路片内外设与专用硬件电路 包括片内定时器、各种类型的串口、主机接口、包括片内定时器、各种类型的串口、主机接口、片内锁相环片内锁相环(PLL)、时钟发生器及各种控制电路。、时钟发生器及各种控制电路。TMS320C54x硬件结构硬件结构H2. TMS320C54x主要特性主要特性 低功耗、高性

9、能的低功耗、高性能的16位定点位定点DSP芯片芯片 （1）CPU部分部分 多总线结构多总线结构:1条程序总线、条程序总线、3条数据总线和条数据总线和4条地条地址总线址总线 40位位ALU:包括包括1个个40位桶形移位寄存器和位桶形移位寄存器和2个独个独立的立的40位累加器位累加器 17位并行乘法器，与位并行乘法器，与40位专用加法器相连，用于位专用加法器相连，用于非流水线式单周期乘法非流水线式单周期乘法/累加累加(MAC)运算运算 CSSU：用于加法：用于加法/比较选择比较选择 指数编码器：单个周期内计算指数编码器：单个周期内计算40位累加器中数值位累加器中数值的指数的指数 双地址生成器：包括

10、双地址生成器：包括8个辅助寄存器个辅助寄存器(AR)和和2个个辅助寄存器算术运算单元辅助寄存器算术运算单元(ARAU)TMS320C54x硬件结构硬件结构H2. TMS320C54x主要特性主要特性 低功耗、高性能的低功耗、高性能的16位定点位定点DSP芯片芯片 （2）存储器系统存储器系统 192K字可寻址存储空间：字可寻址存储空间： 程序程序存储空间、存储空间、数据数据存储空间及存储空间及I/O空间，并可进行适空间，并可进行适当扩展。当扩展。 片内双寻址片内双寻址 RAM(DARAM)： 在每个机器周期内，在每个机器周期内，CPU可以对同一个可以对同一个DARAM块寻块寻址址2次，即次，即C

11、PU可以在一个机器周期内对同一个可以在一个机器周期内对同一个DARAM块块读出读出1次次和和写入写入1次次。DARAM可以映射到可以映射到程序空间和数据空间。但一般情况下，程序空间和数据空间。但一般情况下，DARAM总是总是映射到数据空间，用于存放数据。映射到数据空间，用于存放数据。 片内单寻址片内单寻址RAM(SARAM)： 如如C548、C5402、C5416等。等。TMS320C54x硬件结构硬件结构H2. TMS320C54x主要特性主要特性 低功耗、高性能的低功耗、高性能的16位定点位定点DSP芯片芯片 （3）片内外设片内外设 软件可编程等待状态发生器软件可编程等待状态发生器(SWW

12、SR) 可编程分区转换逻辑电路可编程分区转换逻辑电路 片内锁相环片内锁相环(PLL)和时钟发生器和时钟发生器 可编程串行接口（可编程串行接口（4种）种） 可编程定时器可编程定时器16位（位（1-2个）个） 8位或位或16位主机接口位主机接口(HPI) （4）指令系统指令系统 单指令重复和块指令重复操作单指令重复和块指令重复操作 用于程序和数据管理的用于程序和数据管理的块存储器块存储器传送指令传送指令 32位位长操作数长操作数指令指令TMS320C54x硬件结构硬件结构多操作数指令：读入多操作数指令：读入2或或3个操作数的指令个操作数的指令 并行存储和并行加载的算术指令并行存储和并行加载的算术指

13、令 条件存储指令条件存储指令 中断快速返回指令中断快速返回指令 （5）片内仿真接口：）片内仿真接口：IEEE1149.1 （6）多种节电模式：软件控制片外总线、）多种节电模式：软件控制片外总线、CLKOUT、器件电压等、器件电压等 （7）不同内核电压以获取不同的芯片运行速度：）不同内核电压以获取不同的芯片运行速度：5.0v-40MIPS,3.3v-80MIPS,2.5v-100MIPS,1.8v-200MIPS。总线结构总线结构H一组一组程序总线程序总线PB 传送从程序存储器传送从程序存储器读取读取的指令代码和立即数；的指令代码和立即数；H三组三组数据总线数据总线（CB、DB、EB） CB,D

14、B: 传送从数据存储器读出的操作数；传送从数据存储器读出的操作数； EB: 传送传送写入写入到数据存储器中的数据；到数据存储器中的数据； H四四组地址总线组地址总线（PAB、CAB、DAB、EAB） 传送执行指令所需的地址；传送执行指令所需的地址；总线结构总线结构中央处理单元（中央处理单元（CPU）H状态和控制部件、运算部件和各种寄存器状态和控制部件、运算部件和各种寄存器1.CPU状态和控制寄存器（状态和控制寄存器（3个个16位位存储器映像寄存器存储器映像寄存器） (1) 状态寄存器状态寄存器0(ST0)； (2) 状态寄存器状态寄存器1(ST1)； (3) 处理器工作模式状态寄存器处理器工作

15、模式状态寄存器(PMST)。 ST0和和ST1主要包含各种工作条件和工作方式的状态；主要包含各种工作条件和工作方式的状态；PMST包含存储器的设置状态及其他控制信息。包含存储器的设置状态及其他控制信息。状态寄存器0(ST0)2状态寄存器状态寄存器1 (ST1)1514131211109876540BRAFCPLXFHMINTM0OVMSXMC16FRCTCMPTASMBRAFCPLXFHMINTM0OVM SXM C16 FRCT CMPT ASMBRAF CPLXFHMINTM0OVM SXM C16 FRCT CMPTASM3处理器工作模式状态寄存器处理器工作模式状态寄存器PMSTSSTS

16、MULCLKOFFDROMAVISOVLYMP/MCIPTR0123456157中央处理单元（中央处理单元（CPU）H2.运算部件运算部件 C54X使用使用40bit的的ALU和和2个个40bit累加器（累加器（A、B）完成二进制补码的算术运算：）完成二进制补码的算术运算： ALU可完成布尔运算；可完成布尔运算； 同时完成两个同时完成两个16bit运算（具有两个运算（具有两个16位的位的ALU）算术逻辑运算单元结构中央处理单元（中央处理单元（CPU）H2.运算部件运算部件 C54X使用使用40bit的的ALU和和2个个40bit累加器（累加器（A、B）完成二进制补码的算术运算：）完成二进制补码

17、的算术运算： ALU可完成布尔运算；可完成布尔运算； 同时完成两个同时完成两个16bit运算（具有两个运算（具有两个16位的位的ALU） （2）Accumulator存放参加运算的数据或存放运算的结果存放参加运算的数据或存放运算的结果（ALU或或MAC）三个部分（保护位作用：数据位余量，防三个部分（保护位作用：数据位余量，防止溢出，迭代运算）。止溢出，迭代运算）。中央处理单元（中央处理单元（CPU）H2.运算部件运算部件 （3）Barrel Shifter能把输入的数据进行能把输入的数据进行031bit左移和左移和016bit右移。右移。 移位数定义：移位数定义： 用一个立即数用一个立即数(-

18、1615)表示。表示。 用状态寄存器用状态寄存器ST1的累加器移位方式的累加器移位方式(ASM)位表示，位表示，共共5位，移位数为位，移位数为-1615。 用用T寄存器中最低寄存器中最低6位的数值位的数值(移位数为移位数为-1631)表示表示位提取、位提取、数据定标数据定标、扩展算术和溢出保护、扩展算术和溢出保护等，如：桶形移位器和指数译码器，可把等，如：桶形移位器和指数译码器，可把A/B中中的值在一个周期内进行归一化的值在一个周期内进行归一化中央处理单元（中央处理单元（CPU）H2.运算部件运算部件 （4）乘乘/ /加单元加单元1717bit乘法器、乘法器、40bit加法器、符号控加法器、符

19、号控制、小数控制、零检测器、舍入器、溢出制、小数控制、零检测器、舍入器、溢出/饱和饱和逻辑、暂存器；逻辑、暂存器；一个单指令周期内完成一个单指令周期内完成1717bit的二进的二进制补码运算；制补码运算；卷积、相关、滤波（卷积、相关、滤波（LMS）、欧氏距离）、欧氏距离等运算；等运算；乘/累加单元中央处理单元（中央处理单元（CPU）H2.运算部件运算部件 （5）Compare、Select and Store Unit (CSSU)从累加器从累加器（32bit）选择出较大）选择出较大的字（的字（16bit）并存储）并存储在数据在数据M；：在数据通信、：在数据通信、模式识别等领域，经模式识别等领

20、域，经常要用到常要用到Viterbi(维特维特比比)算法。算法。C54x DSP的的CPU的比较、选择和的比较、选择和存储单元存储单元(CSSU) 专为专为Viterbi算法设计的进算法设计的进行加法行加法/比较比较/选择选择(ACS)运算的硬件单元运算的硬件单元中央处理单元（中央处理单元（CPU）H2.运算部件运算部件 （6）Exponent Encoder完成完成EXP单周期指令的专用硬件；单周期指令的专用硬件；将累加器中的指数值能以二进制补码的形将累加器中的指数值能以二进制补码的形式存储在式存储在T中；中；(-831)累加器内容归一化；累加器内容归一化； For instance: ;N

21、ormalize accumulator A EXP A ; (the number of leading bits 8)- T. ST T, EXPONENT ; Store the exponent (T) into data memory NORM A ; Normalize accumulator A, (A)(T)中央处理单元（中央处理单元（CPU）H3. Special Functional Registers 功能功能：主要用于程序的运算处理和寻址方式：主要用于程序的运算处理和寻址方式的选择及设定的选择及设定 辅助寄存器辅助寄存器AR0-AR7：产生：产生16bit数据空间，数据

22、空间，通用通用R； 暂存器暂存器TREG：乘（加）法指令存放一乘数、：乘（加）法指令存放一乘数、EXP指令结果；指令结果； 过渡寄存器过渡寄存器TRN（状态转移寄存器）：用来（状态转移寄存器）：用来得到新的度量值存放中间结果得到新的度量值存放中间结果Viterbi（用（用于在于在Viterbi算法中记录转移路径）；算法中记录转移路径）； 堆栈指针堆栈指针SP：栈顶在数据：栈顶在数据M位置，向下生长位置，向下生长中央处理单元（中央处理单元（CPU）H3. Special Functional Registers 缓冲区大小寄存器缓冲区大小寄存器BK：在循环寻址中确定：在循环寻址中确定缓冲区中数据的大小；缓冲区中数据的大小； 块循环寄存器块循环寄存器BRC：确定一代码循环的次数；：确定一代码循环的次数； 块循环起始地址块循环起始地址RSA：循环的开始地址；：循环的开始地址； 块循环结束地址块循环结束地址REA：循环的结束地址；：循环的结束地址； 中断标志寄存器中断标志寄存器IFR：指明各中断源的状态；：指明各中