第6章 时序逻辑电路

1、1主要内容：主要内容：1.同步时序逻辑电路的分析方法。同步时序逻辑电路的分析方法。2.常用的时序逻辑电路（寄存器、移位寄存器、计数器）。常用的时序逻辑电路（寄存器、移位寄存器、计数器）。3.同步时序逻辑电路的设计方法。同步时序逻辑电路的设计方法。第六章第六章时序逻辑电路时序逻辑电路26. 1 概概述述6.2 时序逻辑电路的分析方时序逻辑电路的分析方法法6.3 若干常用的时序逻辑电若干常用的时序逻辑电路路6.4 时序逻辑电路的设计方时序逻辑电路的设计方法法目目 录录36.1 概述概述一、时序电路的特点一、时序电路的特点功能特点功能特点：任一时刻的输出不仅取决于该时刻的输入，还取决于：任一时刻的输

2、出不仅取决于该时刻的输入，还取决于电路原来的状态。电路原来的状态。注意与组合电路相区别，组合电路的特注意与组合电路相区别，组合电路的特点：点：任任一时刻的输出仅仅一时刻的输出仅仅取决于该时刻的输入，而与电路原来的状态无关。取决于该时刻的输入，而与电路原来的状态无关。4例串行加法器即为一个时序逻辑电路。例串行加法器即为一个时序逻辑电路。1DQC1Qai bi CI COSici-1ciCLK其功能是在其功能是在CLK信号作用下完成多位二进制信号作用下完成多位二进制值数的加法。如值数的加法。如a3a2a1a0+b3b2b1b0=cs3s2s1s0计算过程：第一个计算过程：第一个CLK到来时，输入到

3、来时，输入a0、b0，由全加器算出，由全加器算出和和s0以及进位以及进位c0，第二个，第二个CLK到来时，输入到来时，输入a1、b1，同时，同时c0由由D触发器输入端传递到输出端，与触发器输入端传递到输出端，与a1、b1一起相加，算出和一起相加，算出和s1和进位和进位c1，依此类推。，依此类推。D触发器用来保存低位进位。触发器用来保存低位进位。Q*=D可以看出，某一时刻串行进位加法器的输出可以看出，某一时刻串行进位加法器的输出(和和)，不仅决定于，不仅决定于输入输入(加数加数)，还决定于电路原来的状态，还决定于电路原来的状态(上一次计算的进位上一次计算的进位)，所以这是一个典型的时序逻辑电路。

4、所以这是一个典型的时序逻辑电路。结构特点：结构特点：时序电路中包含有时序电路中包含有存储电路存储电路（即触发器），（即触发器），通常通常由组由组合电路和存储电路两部分组合电路和存储电路两部分组成；且成；且存储电路的输出必须反馈到组存储电路的输出必须反馈到组合电路的输入端，与输入信号一起共同决定整个电路的输出。合电路的输入端，与输入信号一起共同决定整个电路的输出。结构框图结构框图组组合合电路电路x1xi.q1y1yj.z1存储存储电路电路zk.ql输入输入输出输出CLK6信号之间的逻辑关系可用以下方程描述：信号之间的逻辑关系可用以下方程描述：输出方程输出方程),(212111liqqqxxxfy

5、),(212122liqqqxxxfy),(2121lijjqqqxxxfy.驱动方程驱动方程),(212111liqqqxxxgz),(212122liqqqxxxgz),(2121likkqqqxxxgz.状态方程状态方程*111212(,)klqh z zzq qq *221212(,)klqh z zzq qq *1212(,)llklqh z zzq qq .q表示触发器的原态，表示触发器的原态，q*表示次态表示次态组合逻辑组合逻辑电路电路x1xi.q1y1yj.z1存储存储电路电路zk.qlCLK7二、时序电路的分类二、时序电路的分类按动作特点分按动作特点分同步时序电路：各触发器在

6、同一时钟作用下同时翻转。同步时序电路：各触发器在同一时钟作用下同时翻转。异步时序电路：各触发器不是在同一时钟作用下同时翻转。异步时序电路：各触发器不是在同一时钟作用下同时翻转。CLKDI1DC1Q0FF01DC1Q1FF11DC1Q2FF2时钟时钟CLK01J C11K1J C11K1J C11KQ01Q1Q2CLK1CLK2FF0FF1FF2例：例：例：例：8按输出信号的特点分按输出信号的特点分米利型：米利型：输出决定于输入和存储电路的状态。输出决定于输入和存储电路的状态。穆尔型：穆尔型：输出仅仅决定于存储电路的状态。输出仅仅决定于存储电路的状态。本教材中的设计方法、分析方法都是针对米利型电

7、路的。本教材中的设计方法、分析方法都是针对米利型电路的。组合逻辑组合逻辑电路电路x1xi.q1y1yj.z1存储存储电路电路zk.qlCLK组合组合电路电路在某种状态下，如果输入发生变化，输出会随即而变；在某种状态下，如果输入发生变化，输出会随即而变；在某种状态下，如果输入发生变化，输出不会马上变化，而是在某种状态下，如果输入发生变化，输出不会马上变化，而是等到触发信号有效时发生状态变化，此时输出才会发生变化。等到触发信号有效时发生状态变化，此时输出才会发生变化。组合逻辑组合逻辑电路电路x1xi.q1y1yj.z1存储存储电路电路zk.qlCLK96. 1 概概述述6.2 时序逻辑电路的分析方

8、时序逻辑电路的分析方法法6.3 若干常用的时序逻辑电若干常用的时序逻辑电路路6.4 时序逻辑电路的设计方时序逻辑电路的设计方法法目目 录录6.2 时序逻辑电路的分析方法时序逻辑电路的分析方法6.2.1 同步同步时序逻辑电路的分析方法时序逻辑电路的分析方法分析的含义：分析的含义：已知已知时序逻辑电路，确定其逻辑功能时序逻辑电路，确定其逻辑功能。即即找出电路状态和找出电路状态和输出信号输出信号在输入信号和时钟信号作用下的在输入信号和时钟信号作用下的变变化规律化规律，从而确定其功能。，从而确定其功能。11 根据根据逻辑图写出输出方逻辑图写出输出方程程。 画画出状态转换表或状态转换图或时序图。出状态转

9、换表或状态转换图或时序图。 分析并确定分析并确定逻辑功能。逻辑功能。分析步骤分析步骤： 根据根据逻辑图，写出驱动方程逻辑图，写出驱动方程（即每个触发器输入信号的表（即每个触发器输入信号的表达式）达式） 根据根据驱动方程，写出状态方程驱动方程，写出状态方程（即每个触发器输出信（即每个触发器输出信号号“次态次态” 的表的表达式，将驱动方程代入触发器的特性方程即得）。达式，将驱动方程代入触发器的特性方程即得）。分析方法：分析方法：写出写出驱动方程、状态方程、输出方程，画出状态转换表或状态驱动方程、状态方程、输出方程，画出状态转换表或状态转换图或时序图，确定逻辑功能。（状态转换表、状态转换图、转换图或

10、时序图，确定逻辑功能。（状态转换表、状态转换图、时序图都是用来描述电路状态转换全过程的工具）时序图都是用来描述电路状态转换全过程的工具）12例例6.2.1 分析图示电路的逻辑功能分析图示电路的逻辑功能，写出它的驱动方程、状态方，写出它的驱动方程、状态方程和输出方程。已程和输出方程。已知知FF1FF3是主从结构的是主从结构的TTL触发触发器，下降器，下降沿动作。（沿动作。（TTL电电路输入端悬空时和逻辑路输入端悬空时和逻辑1 状态等效状态等效。）。）写出驱动方程：写出驱动方程：123()JQ Q 11K 21JQ 213()KQ Q 312JQ Q 32KQ 解：解：13写出状态方程：写出状态方

11、程：*QJQK Q *11111QJ QK Q *22222QJ QK Q *33333QJ QK Q23YQ Q 写出输出方程：写出输出方程：可以看出，写出三组方程后，还不能看出状态变化规律，逻辑可以看出，写出三组方程后，还不能看出状态变化规律，逻辑功能不明确，还需画出状态转换表或状态转换图或时序图。功能不明确，还需画出状态转换表或状态转换图或时序图。231()Q QQ 12312Q QQ Q Q 12323Q Q QQ Q146.2.2 状态转换表、状态转换图、时序图状态转换表、状态转换图、时序图一、状态转换表一、状态转换表状态转换表是一种状态转换表是一种反映反映“次态次态及及输出输出”随

12、随“原原态及态及输入输入”变化变化规律的表格，规律的表格，类似真值表的形式，左边为输入及原类似真值表的形式，左边为输入及原态，右边为相应的输出及次态。态，右边为相应的输出及次态。0 00000100 00101000 01010010 10000001 0001000.输入输入X初态初态Q次态次态Q*输出输出Y直至将表格填完整。直至将表格填完整。“假设假设”一一组组输入输入变量及电路变量及电路原态原态的取的取值代入状态方程和输出方程值代入状态方程和输出方程，“算出算出”电电路的路的次态次态和和输出值（原态下的输出输出值（原态下的输出值），值），填入表中；再以得到的次态作填入表中；再以得到的次态

13、作为原态，和为原态，和这时的输入变量这时的输入变量一起，代一起，代入状态方程和输出方程，又得到一组入状态方程和输出方程，又得到一组新的次态和新的次态和输出值输出值，填入表中；，填入表中；15Q3Q2Q1Q3*Q2*Q1*Y例例6.2.2 列出例列出例6.2.1中的状态转换表。中的状态转换表。该电路没有输入信号。该电路没有输入信号。设初态为：设初态为：321000Q Q Q 100代入状态方程得次态：代入状态方程得次态：代入输出方程得此时（初态）输出：代入输出方程得此时（初态）输出：将上述结果填入表中。将上述结果填入表中。将这一结果作为新的初态，即将这一结果作为新的初态，即001，代入状态方程，

14、又得到，代入状态方程，又得到一组次态和输出：一组次态和输出：010，Y=0；解：解：0010 001010023YQ Q =0如此继续下去，将表填完。如此继续下去，将表填完。000 0100110 0111000 1001010 1011100 1100001*1231()QQ QQ *21212QQ QQ Q Q *312323QQ Q QQ Q注意注意：输出为初态下的输出。输出为初态下的输出。可以发现，当初态为可以发现，当初态为Q3Q2Q1=110时，时，次态次态Q3*Q2*Q1*000，又返回了最，又返回了最初设定的初态。因初设定的初态。因此无需再计算。此无需再计算。Q3Q2Q1Q3*Q

15、2*Q1*Y0010 0010100000 0100110 0111000 1001010 1011100 1100001检查此检查此表，发表，发现缺现缺少少Q3Q2Q1=111的状态，那么如果电路进入此的状态，那么如果电路进入此状态，会怎样呢？这也是反映逻辑功能的一个方面状态，会怎样呢？这也是反映逻辑功能的一个方面，需分析清，需分析清楚。楚。设初态设初态Q3Q2Q1=111，代入状态方程和输出方程得次态和输出：，代入状态方程和输出方程得次态和输出：Q3*Q2*Q1*000，Y=1，将其补充入表中，得到完整的状态转换表。将其补充入表中，得到完整的状态转换表。 1110001有时将此表转换成右图

16、形式有时将此表转换成右图形式，即下一行是上一行的次态，可，即下一行是上一行的次态，可使功能更直观。使功能更直观。(将中间一列删除，并添加时钟将中间一列删除，并添加时钟)由表由表可以看出，每经过可以看出，每经过7个个CLK脉冲，状态循环一次，故此电脉冲，状态循环一次，故此电路具有对路具有对CLK脉冲计数的功能，计数容量为脉冲计数的功能，计数容量为7进制进制。同时每经。同时每经过过7个时钟脉冲，输出端个时钟脉冲，输出端Y输出一个脉冲输出一个脉冲 ，Y为进位输出。为进位输出。CLKQ3 Q2 Q1Y00000100102010030110410005101061101700000 111 11 00

17、0 0Q3Q2Q1Q3*Q2*Q1*Y0010 0010100000 0100110 0111000 1001010 1011100 1100001 1110001二、状态转换图二、状态转换图用圆圈表示电路的状态，用箭头表示状态转换的方向，箭头旁注用圆圈表示电路的状态，用箭头表示状态转换的方向，箭头旁注明明状态转换前状态转换前的输入变量取值和输出的输入变量取值和输出值，输入输出用斜线隔开。值，输入输出用斜线隔开。上例中的状态转换图如下：上例中的状态转换图如下：00000101001110010111011100000011Q3Q2Q1Y含义：状态为含义：状态为000时，输出为时，输出为0，当，

18、当CLK到来时，转为到来时，转为001状态；状态；状态为状态为001时，输出为时，输出为0，当，当CLK到来时，转为到来时，转为010状态；状态；从状态转换图上也可以清楚地看出从状态转换图上也可以清楚地看出7进制计数器的功能。进制计数器的功能。注意：在状态转换图注意：在状态转换图的旁边一定要定义电的旁边一定要定义电路状态、输入、输出路状态、输入、输出的顺序，否则无意义。的顺序，否则无意义。三、状态机流程图（不讲）三、状态机流程图（不讲）电路在任一状态下都当能够进入有效循环，称为电路能够电路在任一状态下都当能够进入有效循环，称为电路能够自启动自启动。四、时序图四、时序图在在CLK作用下，输作用下

19、，输出和出和电路状态随时间变化的波形图即时序图。电路状态随时间变化的波形图即时序图。上例的时序图如下：上例的时序图如下：Q1Q2Q3YCLK 12345671从时序图也可以看出从时序图也可以看出7进制计数器的功能进制计数器的功能。特特别别是进位输是进位输出出Y的功能。的功能。0 1 2 3 4 5 6 0Q3Q2Q1画图时注意：画图时注意：确定触发沿是确定触发沿是上升沿还是下降上升沿还是下降沿；沿；假设初态为假设初态为0。000100010110001101011000三种描述方法的特点：三种描述方法的特点：l状态转换表适合描述简单的功能状态转换表适合描述简单的功能(有时以卡诺图的形式出现有时

20、以卡诺图的形式出现)；l时序图能够反映时钟的作用；时序图能够反映时钟的作用；l状态转换图形象，且能描述复杂的功能；状态转换图形象，且能描述复杂的功能；l以上三种描述方法根据具体情况选择合适的使用。以上三种描述方法根据具体情况选择合适的使用。21例例6.2.3 分析图示电路的逻辑功能，写出驱动方程、状态方程、输分析图示电路的逻辑功能，写出驱动方程、状态方程、输出方程，画出状态转换图。出方程，画出状态转换图。解：解：212DAQQ*111QDQ *2212QDAQQ12121212() () )YA Q QAQ QA Q QAQ Q 状态方程：状态方程：输出方程：输出方程：驱动方程：驱动方程：11

21、DQ 此电路有输入此电路有输入A，要分别分析，要分别分析A为为0和和1时时状态转换的规律，可以先列状态转换表。状态转换的规律，可以先列状态转换表。000111100121Q Q*21/Q QYA 10/001/011/1输入和初态输入和初态次态和次态和“初态下的输出初态下的输出”设输设输入入A=0，初态初态Q2Q1=00，则次则次态和输出为：态和输出为：*111QQ *2120QAQQ12120YA Q QAQ Q 设输设输入入A=0，初态初态Q2Q1=01，则次则次态和输出为：态和输出为：*110QQ *2121QAQQ12120YA Q QAQ Q 以此类推以此类推设输设输入入A=1，初态

22、初态Q2Q1=00，则次则次态和输出为：态和输出为：*111QQ *2121QAQQ12121YA Q QAQ Q 以此类推以此类推同理：同理：00/1 11/000/0 10/0 01/0000111100121Q Q*21/Q QYA 10/0 00/1 11/0 00/0 10/0 01/001/00 00011100 0011 01 01 01 10 00 1A YQ2Q1该电路为一可控该电路为一可控4进制计数器；进制计数器；当当A=0时，实现递增计数，计数规律为时，实现递增计数，计数规律为00011011；当当A=1时，实现递减计数，计数规律为时，实现递减计数，计数规律为111001

23、00。11/16.2.3 异步时序的分析方法（不讲）异步时序的分析方法（不讲）由由状状态转态转换换表表可可得状态转得状态转换图换图000111100121Q Q*21/Q QYA 10/0 00/1 11/0 00/0 10/0 01/001/00 00 0011000110 00 1A YQ2Q111/1由由状状态转态转换换表表可可得状态转得状态转换图换图1 01 01 01 1该电路为一可控该电路为一可控4进制计数器；进制计数器；当当A=0时，实现递增计数，计数规律为时，实现递增计数，计数规律为00011011；当当A=1时，实现递减计数，计数规律为时，实现递减计数，计数规律为111001

24、00。6.2.3 异步时序的分析方法（不讲）异步时序的分析方法（不讲）256. 1 概概述述6.2 时序逻辑电路的分析方时序逻辑电路的分析方法法6.3 若干常用的时序逻辑电若干常用的时序逻辑电路路6.4 时序逻辑电路的设计方时序逻辑电路的设计方法法目目 录录266.3 常用的时序逻辑电路常用的时序逻辑电路6.3.1 寄存器和移位寄存器寄存器和移位寄存器一、寄存一、寄存器器 (Register) 功能：功能：在时钟脉冲作用下，将数据存入电路中。在时钟脉冲作用下，将数据存入电路中。CLK有效时，有效时，Q3Q2Q1Q0=D3D2D1D0；CLK无效时无效时，Q3Q2Q1Q0保持不变。保持不变。电平

25、触发或边沿触发的电平触发或边沿触发的D触发器可以完成此功能。触发器可以完成此功能。寄寄存存器器D3D2D1D0CLKQ3Q2Q1Q0示意图：示意图：D C1QQD CLKQ*=D寄存寄存器用器用于寄存一组于寄存一组二二值值代代码，它被广泛地用于各类数字系统码，它被广泛地用于各类数字系统和数和数字计算机中。字计算机中。D C1QQD CLK271.74LS75，4位寄存器集成芯片位寄存器集成芯片工作原理：工作原理：CLK=1时，时，Q3Q2Q1Q0=D3D2D1D0；CLK=0时，时，Q3Q2Q1Q0保持不保持不变。变。CLK内部结构：内部结构：CLKA D01DQ2C1Q21DQ0C1Q01D

26、Q1C1Q11DQ3C1Q3D1D2D3CLKB 注意该寄存器是由电平触发器构成的，在注意该寄存器是由电平触发器构成的，在CLK=1期间，若期间，若D3D2D1D0变化，则变化，则Q3Q2Q1Q0立即随之变化；立即随之变化；四个电平触发的四个电平触发的D触发器；触发器；有有两个时钟两个时钟，可独立使用，也可将，可独立使用，也可将两个两个时钟端接在一起。时钟端接在一起。2. 74LS175，4位寄存器集成芯片位寄存器集成芯片内部结构：内部结构：工作原理：工作原理：lCLK上升沿到来时，上升沿到来时，Q3Q2Q1Q0=D3D2D1D0；lCLK=0时，时，Q3Q2Q1Q0保持不保持不变。变。lRD

27、=0时，直接清时，直接清零（不受时钟控制），零（不受时钟控制），Q3Q2Q1Q0=0000。4个边沿个边沿D触发器，带异步清零端触发器，带异步清零端l注意注意74LS175是由边沿触发器构成的，是由边沿触发器构成的，Q3Q2Q1Q0的状态仅仅在的状态仅仅在CLK上升沿到来时才会改变。上升沿到来时才会改变。D01DQ2C1Q21DQ0C1Q01DQ1C1Q11DQ3C1Q3D1D2D31RDCLK 1总结：总结：寄存器一般由寄存器一般由D触发器构成触发器构成。二、移位寄存器二、移位寄存器功能：功能：除了具有寄存数据的功能以外，其中的数据还可以在时除了具有寄存数据的功能以外，其中的数据还可以在时钟

28、信号作用下依次右移或左移。钟信号作用下依次右移或左移。电电路结构：路结构：将将D触发器串联相接即可实现。触发器串联相接即可实现。CLKDI1DC1Q0FF01DC1Q1FF11DC1Q2FF21DC1Q3FF3DO串行串行输出输出串行串行输入输入移位移位脉冲脉冲a) 由由4个个D触发器级联而成触发器级联而成；b) CLK端接在一起端接在一起；c) 前前级的输出接后级的输入级的输出接后级的输入；d) 移移入数据从第一级入数据从第一级DI端输入端输入；e) 移移出数据从最出数据从最后级后级Do输输出出。特特点点：D D0 0=D=DI ID1=Q0D2=Q1D3=Q2DO=Q3当当CLK上升沿到来

29、时，触发器翻转，次态为：上升沿到来时，触发器翻转，次态为：如：设初始状态为如：设初始状态为Q0Q1Q2Q3=0000，DI在在4个个CLK周期内周期内输入输入代码代码1011，状态转换表如状态转换表如下。下。CLKDI1DC1Q0FF01DC1Q1FF11DC1Q2FF21DC1Q3FF3DO串行串行输出输出串行串行输入输入移位移位脉冲脉冲工作原理：工作原理：Q0*=D0 =DIQ1*=D1=Q0Q3*=D3=Q2总的效果是：寄存器中的数据依次右移一总的效果是：寄存器中的数据依次右移一位，第一位接收输入数据，最后一位移出位，第一位接收输入数据，最后一位移出Q2*=D2=Q10000100001

30、0010101101CLK0 123401011左左右右110000000由此可以看出：在由此可以看出：在CLK脉脉冲的作用下，移位寄存器冲的作用下，移位寄存器中的数据依次右移一位。中的数据依次右移一位。时序图：时序图：Q0*=DIQ1*=Q0Q3*=Q2Q2*=Q1状态方状态方程：程：00001000010010101101Q0Q1Q2Q3CLK 1234DI1 0 1 132输入输出方式：输入输出方式：串行输入：串行输入：在在CLK作用下，从作用下，从DI端依次输入端依次输入1011。（高位在前）。（高位在前）并行输出：并行输出：经过经过4个个CLK脉冲，在脉冲，在Q0Q1Q2Q3端得到并

31、行输出的代端得到并行输出的代码码1101。串行输出：串行输出：再经过再经过4个个CLK脉冲，在脉冲，在DO端依次输出端依次输出1011代码。代码。CLKDI1DC1Q0FF01DC1Q1FF11DC1Q2FF21DC1Q3FF3DO并并 行行 输输 出出串行串行输出输出串行串行输入输入移位移位脉冲脉冲由边沿由边沿JK触发器构成的移位寄存器如图触发器构成的移位寄存器如图6.3.5结构特点：结构特点：JK触发器接成触发器接成D触发器的形式，触发器的形式， ；前一级的输出接后一级的输入；前一级的输出接后一级的输入；CLK下降沿移位。下降沿移位。JKD 问题：问题：左移电路怎么构成？左移电路怎么构成？

32、应用：应用：移位寄存器不但可以用来寄存代码，还可以用来实现移位寄存器不但可以用来寄存代码，还可以用来实现数据的串数据的串行行-并行转换并行转换、数值的数值的运算运算、序列信号产生序列信号产生以及以及数据处理数据处理等。等。后级输出接前级输后级输出接前级输入即可。入即可。D D0 0=Q=Q1 1D1=Q2D2=Q3D3=DI3474LS194，4位双向移位寄存器，具有保持，异步清零，串行输入、位双向移位寄存器，具有保持，异步清零，串行输入、串行输出，并行输入、并行输出等功能。串行输出，并行输入、并行输出等功能。功能简介：功能简介：符号：符号：DIRDILD0D1D2D3CLKS1S0Q0Q1Q

33、2Q374LS194RD保持：保持：当当S1S0=00时，不移位时，不移位，Q0Q1Q2Q3保保持当前值；持当前值；右移：右移：当当S1S0=01时，右移，时，右移，CLK，DIRQ0Q1Q2Q3；左移：左移：当当S1S0=10时，左移，时，左移，CLK，Q0Q1Q2Q3DIL；并行输入（置数）：并行输入（置数）：当当S1S0=11时，并行输入，时，并行输入，CLK， Q0Q1Q2Q3=D0D1D2D3；直接清直接清零端零端时钟端时钟端功能控制端功能控制端右移串行输入端右移串行输入端左移串行输入端左移串行输入端并行输出端并行输出端并行输入端并行输入端DIR: Data Input RightD

34、IL: Data Input LeftS: Select0DR 异步清异步清零：零： 当当 时时，直接清，直接清零，零，Q0Q1Q2Q3=0000；35用数据选择器控制用数据选择器控制接入接入D端的信号端的信号，实现实现左移、右移、保持、置数等功能。左移、右移、保持、置数等功能。 D D D4选选1数据选择器数据选择器 D内部电路：内部电路：36工作原理：工作原理：以以FF1为例分析。为例分析。RS触发器接成触发器接成D触发器触发器SRD 111S C11RRQ111CLKRDQ0S1S0S1S0D1S1S0Q2S1S0Q1FF1 D&其输入其输入D来自四选一数据选择器来自四选一数据选择器的输

35、出，的输出，S1S0控制选择数据，分控制选择数据，分别选择别选择Q1、Q0、Q2、D1。S1S0=11，选择选择D1，S=D=D1，CLK 时，时， Q1*=D1，并行输入（置数）；并行输入（置数）；0DR 当当 时，时，直接置零，直接置零，Q1=0。清零。清零。S1S0=00，选择选择Q1，S=D=Q1，CLK时，时，Q1*=Q1，不移位，不移位，保持；保持；S1S0=01，选择选择Q0，S=D=Q0，CLK时，时，Q1*=Q0，右移；右移；S1S0=10，选择选择Q2，S=D=Q2，CLK时，时，Q1*=Q2，左移；左移；功能表：功能表：级联扩展：级联扩展：用两片用两片74LS194实现实

36、现8位双向移位寄存器。位双向移位寄存器。方法：方法：(1)片片Q3(2)片片DIR (1)片片DIL(2)片片Q0 (1)片片CLK、S1、S0 、 (2)片片CLK、S1、S0、DR DR (注意注意：定义：定义Q0为左，为左，Q3为右为右)DRS1S0工作状态工作状态0清零清零100保持保持101右移右移110左移左移111置数置数DIR D0 D1 D2 D3 DILS1S0CLKRDQ0 Q1 Q2 Q3 DIR D0 D1 D2 D3 DILS1S0CLKRDQ0 Q1 Q2 Q3 74LS19474LS194S1S0 CLK RD右移右移串行输入串行输入左移左移串行输入串行输入并行

37、数据输入并行数据输入并行数据输出并行数据输出38应用举例：应用举例：分析图示电路的功能，指出在图示分析图示电路的功能，指出在图示CLK、S1、S0信号信号下，下，Y与与M、N的关系。的关系。1234 S0 S112CLK2CLK1m0 m1 m2 m3(M)Q0 Q1 Q2 Q3RDS1S0DIR CLK74194D0 D1 D2 D3Q0 Q1 Q2 Q3CLK74194RDS1S0DIRA0 A1 A2 A3B0 B1 B2 B3S3S2S1S074283A0 A1 A2 A3B0 B1 B2 B3COCI74283Q0 Q1Q2Q3D0 D1 D2 D3RDS1S0DIR CLK7419

38、4Q0 Q1 Q2 Q3D0 D1 D2 D3CLK 74194RDS1S0DIRS3S2S1S0COCIy3y2y1y0y7y6y5y4CS1S0n0 n1 n2 n3(N)D0 D1 D2D3A0A7B0B7CLK1CLK211利用概念：利用概念：二进制数左移二进制数左移1位相当于乘以位相当于乘以2例：例：0110左移左移1位得位得110039两片两片74LS283构成构成8位全加器位全加器，实现，实现:A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0=CY7Y6Y5Y4Y3Y2Y1Y0上面两片上面两片74LS194A级联实现级联实现8位右移移位寄存器位右移移位寄存器，其

39、输出是加，其输出是加法器的输入法器的输入A；下面两片下面两片74LS194A级联实现级联实现8位右移移位寄存器位右移移位寄存器，其输出是加，其输出是加法器的输入法器的输入B；解：解：分析电路结构：分析电路结构：故该电路是将两个故该电路是将两个8位移位寄存器的数据相加的运算电路。位移位寄存器的数据相加的运算电路。开始，开始，移位寄存器移位寄存器S1S0=11，故，故t=t1时，时，CLK ，置数置数， A7A6A5A4A3A2A1A0=0000m3m2m1m0 = M B7B6B5B4B3B2B1B0 =0000n3n2n1n0 = N然后，然后，移位寄存器移位寄存器S1S0=01，故，故t=t

40、2时，时，CLK，右移右移， 低位低位高位，移入高位，移入0，相相当于乘当于乘2，A7A6A5A4A3A2A1A0=000m3m2m1m002M B7B6B5B4B3B2B1B0=000n3n2n1n00=2N4个个CLK1脉冲后脉冲后，A7A6A5A4A3A2A1A0=8M2个个CLK2脉冲后脉冲后，B7B6B5B4B3B2B1B0=2N1234 S0 S112CLK2CLK1t1t2故故结果为结果为Y=8M+2N416.3.2 计数器计数器能够对时钟脉冲进行计数的电路叫做计数器。能够对时钟脉冲进行计数的电路叫做计数器。计数器应用：不仅能用于对时钟脉冲计数，还可以用于分计数器应用：不仅能用于

41、对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。CLKQ00 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0Q3 Q2 Q1 Q0Q1Q2Q3C42计数器分类计数器分类按动作特点分按动作特点分同步计数器：同步计数器：构成计数器的触发器在同一时钟作用下同时翻转构成计数器的触发器在同一时钟作用下同时翻转异步计数器：异步计数器：构成计数器的触发器构成计数器的触发器在不同时钟作用下翻转在不同时钟作用下翻转按计数规律分按计数规律分加法计数器：加法计数器：计数值递增计数值递增减法计数器：减法计数

42、器：计数值递减计数值递减加减计数器：加减计数器：既可递加也可递减既可递加也可递减按计数值编码方式分按计数值编码方式分二进制码计数器：二进制码计数器：计数值为二进制码计数值为二进制码二二十进制码计数器：十进制码计数器：计数值为计数值为BCD码码循环码计数器：循环码计数器：计数值为循环码计数值为循环码按计数容量分按计数容量分十进制计数器：十进制计数器：计数容量为计数容量为10十六进制计数器：十六进制计数器：计数容量为计数容量为16六十进制计数器：六十进制计数器：计数容量计数容量为为6043讲解顺序：讲解顺序：一、同步计数器一、同步计数器二进制加法计数器二进制加法计数器74LS161二进制减法计数器

43、二进制减法计数器二级制加减计数器二级制加减计数器74LS191十进制加法计数器十进制加法计数器74LS160十进制减法计数器十进制减法计数器十进制加减计数器十进制加减计数器74LS190二、异步计数器二、异步计数器二进制加法计数器二进制加法计数器十进制加法计数器十进制加法计数器94LS290三、任意进制计数器的构成方法三、任意进制计数器的构成方法44一、同步计数器一、同步计数器CLK Q3Q2Q1Q0 00000 10001 20010 30011 40100 50101 60110 70111 81000 91001 101010 111011 121100 131101 141110 15

44、11111.同步二进制加法计数器同步二进制加法计数器1N C1Q0T0 CLK1N C1Q1T11N C1Q2T21N C1Q3T3触发器在同一个时钟触发下同时翻转触发器在同一个时钟触发下同时翻转计数值按照二进制码递加计数值按照二进制码递加T触发器的特点：触发器的特点：T=0时保持，时保持，T=1时反相；时反相；(1)用用T触发器实现触发器实现*QTQT Q通过控制通过控制T可以实现可以实现正确的状态改变。正确的状态改变。45CLKQ00 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0Q3 Q2 Q1 Q0Q1Q2Q3C01,T 10TQ 210TQQ 3210TQ

45、 QQ Q0每来一个时钟脉冲每来一个时钟脉冲反相反相Q1在在Q0=1时，下一时钟到来时，反相时，下一时钟到来时，反相Q2在在Q1Q0=11时，下一时钟到来时，反相时，下一时钟到来时，反相Q3在在Q2Q1Q0=111时，下一时钟到来时，反相时，下一时钟到来时，反相结论结论:当低位全为当低位全为1时，下一个时钟来时，高位反相时，下一个时钟来时，高位反相1210iiiTQ QQQ 分析状态转换分析状态转换的规律的规律：1N C1QT CLK46例：例：T T触发器构成的基本同步二进制计数器电路触发器构成的基本同步二进制计数器电路采用采用JK触发器，触发器，令令J=K=T，构成，构成T触发器触发器验证

46、分析验证分析:写出三方程写出三方程列出状态转换表，状态转换图，时序图列出状态转换表，状态转换图，时序图驱动方程驱动方程01T 10TQ 210TQ Q 3210TQ Q Q 状态方程状态方程*00QQ *10101QQ QQ Q*2102102()QQ Q QQ QQ*321032103()QQ Q Q QQ Q QQ输出方程输出方程3210CQ Q Q Q 47CLK Q3Q2Q1Q0 C 0 0000 0 1 00010 2 00100 3 00110 4 01000 5 01010 6 01100 7 01110 8 10000 9 1001010 1010011 1011012 110

47、0013 1101014 1110015 1111116 00000Q3Q2Q1Q0C00000000100010000110010000101001100011101000110001011010100100101111011100110101状态转换表状态转换表状态转换图状态转换图*00QQ *10101QQ QQ Q*2102102()QQ Q QQ QQ*321032103()QQ Q Q QQ Q QQ时序图时序图每输入每输入16个计数脉冲，计数器工作一个循环，并在输出端产生一个个计数脉冲，计数器工作一个循环，并在输出端产生一个进位输出信号，所以又称进位输出信号，所以又称十六进制计数

48、器十六进制计数器，或称其，或称其计数容量为十六计数容量为十六。CQ1Q2Q3CLKQ0周期性信号及其周期、频率：周期性信号及其周期、频率：l按照一定规律重复变化的信号称为周期性信号。按照一定规律重复变化的信号称为周期性信号。l周期性信号重复变化一次所需要的时间称为周期，一般用周期性信号重复变化一次所需要的时间称为周期，一般用T表示表示l单位时间内重复变化的次数称为频率，一般用单位时间内重复变化的次数称为频率，一般用 f 表示。表示。l频率是周期的倒数。每秒钟重复变化的次数单位是赫兹频率是周期的倒数。每秒钟重复变化的次数单位是赫兹Hz。将高频率的信号按比例降低频率称为分频。将高频率的信号按比例降

49、低频率称为分频。例：若例：若 f2=1/2f1，称，称f2是是f1的二分频。的二分频。Q0CLK由图可看出，若由图可看出，若CLK的频率为的频率为f0，则，则Q0、Q1、Q2、Q3的频率的频率分别为分别为1/2 f0 、1/4 f0 、1/8 f0 、1/16 f0 ，所以也称计数器为，所以也称计数器为分分频器频器。Q1Q2Q3CLKQ0T02T0C注意注意C也是一个周期性信号，其频率是时钟频率的也是一个周期性信号，其频率是时钟频率的1/16。74161，同，同步二进制加法计数器，具有保持，异步清步二进制加法计数器，具有保持，异步清零，同步置数零，同步置数等功能。等功能。 CLKRDLDETE

50、P工作状态工作状态0直接清零直接清零10同步置数同步置数110保持（保持（C=0=0）1110保持（保持（C保持）保持）1111加法计数加法计数LD：Load 置数置数EP：Enable Parallel 并行使能并行使能 ET：Enable Ttrickle 级联使能级联使能C: Carry 进位进位D0 D1 D2 D3Q0 Q1 Q2 Q374161EPET CLKCLDRD直接清直接清零零时钟时钟置数数据输入置数数据输入置数控制置数控制计数值输出计数值输出进位输出进位输出计数使能计数使能级联控制级联控制功能表功能表52图图6. 3. 13 74161内部结构内部结构内部结构内部结构l通

51、过直接置通过直接置0端实现直接端实现直接清零；清零；l通过控制接通过控制接入到入到JK端的端的信号实现同信号实现同步置数、保步置数、保持持、加加法计法计数等数等功能。功能。以以FF1为例为例l将将J1接接D1、K1接接D1实现置数；实现置数；l将将J1=K1接接0实现保持功能；实现保持功能；l将将J1=K1接接Q0实现加法计数实现加法计数；工作原理：工作原理：以以FF1为例分析。为例分析。Q0Q1& 1J C1R& 1K1&LDCLKRDFF1EPETD1直接直接清零清零当当RD=0时时，四个触发器的直接清零端均为，四个触发器的直接清零端均为0，置零有效。，置零有效。 Q3Q2Q1Q0=000

52、0000JKD 111JKD 222JKD 333JKD 构成构成D触发器触发器， 当当CLK上升沿到来时，上升沿到来时，*iiQD Q3Q2Q1Q0=D3D2D1D0注意为同步置数注意为同步置数同步同步置数置数当当RD=1，LD=0时，由图得时，由图得001JK110JKQ2210JKQ Q33210JKQ Q Q构成同步加法计数器，处于加法计数状态。构成同步加法计数器，处于加法计数状态。保持保持当当RD=1，LD=1，EPET=0时时，由图得，由图得000JK110JK220JK330JK 触发器处触发器处于保持状态于保持状态，当，当CLK上升沿到来时上升沿到来时，保持不变，保持不变*ii

53、QQ 加法计数加法计数当当RD=1，LD=1，EP=ET=1时时，由图得，由图得Q0Q1& 1J C1R& 1K1&LDCLK RDFF1EPETD1进位输出进位输出由图得由图得C=Q3Q2Q1Q0ET，当当Q3Q2Q1Q0=1111且且ET=1时时，C=1；当当ET=0或或Q3Q2Q1Q01111时，时，C=0。级联时用到级联时用到ET和和C。例：当多片级联时，将例：当多片级联时，将前级的前级的C接到后级的接到后级的ET上上，实现计数，实现计数容量扩展。容量扩展。CLKD0 D1 D2 D3Q0 Q1 Q2 Q374161EPETCLKCLDRDQ0 Q1 Q2 Q3D0 D1 D2 D3Q

54、0 Q1 Q2 Q374161EPETCLKCLDRDQ4 Q5 Q6 Q7D0 D1 D2 D3Q0 Q1 Q2 Q374161EPETCLKCLDRDQ8 Q9 Q10 Q111111111111111515115计计数容量为：数容量为：16*16*16=4096(2)用用T触发器实现触发器实现T触发器的特点：没有输入端，时钟沿到来时，反相触发器的特点：没有输入端，时钟沿到来时，反相*QQ 通 过 控通 过 控 制制时时 钟 端 实钟 端 实现计数。现计数。当当Q0为为1时，将时，将CLK送至送至CLK1CLK1=CLKQ0CLK2=CLKQ0Q1当当Q0、Q1均为均为1时，将时，将CLK

55、送至送至CLK2当低当低位位Q全全是是1时时，将，将CLK送至高位时钟端送至高位时钟端当当Q0、Q1 、Q2均为均为1时，将时，将CLK送至送至CLK3CLK3=CLKQ0Q1Q2CLKQ0Q1Q2Q3112100iiiijjCLKCLKQQQ QCLKQ CLK0=CLK1N C1Q1 CLK时序图：时序图：Q1Q2Q3 CLK Q0注意延迟注意延迟此电路虽然没将时钟接在一起，但仍属于同步电路，此电路虽然没将时钟接在一起，但仍属于同步电路，因为几个触发器是在同一个时钟因为几个触发器是在同一个时钟CLK触发下翻转的，只是触发下翻转的，只是时钟接入的条件不同。时钟接入的条件不同。58(3)减法计

56、数器构成原理减法计数器构成原理CLK Q3Q2Q1Q0 0 1111 1 1110 2 1101 3 1100 4 1011 5 1010 6 1001 7 1000 8 0111 9 0110 10 0101 11 0100 12 0011 13 0010 14 0001 15 0000 计数规律与加法计数规律不同：计数规律与加法计数规律不同：当低位全为当低位全为0时，下一个时钟沿到来时，高位反相时，下一个时钟沿到来时，高位反相100,1iijjTQ T 用用T触发器构成：触发器构成：100,iijjCLKCLKQ CLKCLK 用用T触发器构成：触发器构成： 借位输出与进位输出不同借位输出

57、与进位输出不同10njjBQ 当减计数到当减计数到0000时，借位输出为时，借位输出为159用用T触发器构成的同步二进制减法计数器触发器构成的同步二进制减法计数器 图图6.3.1560(4)加减计数器加减计数器将加法计数器和减法计数器组合在一起，并增加一个加减控制端将加法计数器和减法计数器组合在一起，并增加一个加减控制端.74LS191单时钟同步二进制加单时钟同步二进制加/减计数器减计数器 功能表功能表符号符号CLKI LD S U/D 工作状态工作状态 0 直接置数直接置数 1 1 保持保持 1 0 0 加法计数加法计数 1 01 减法计数减法计数 D0 D1 D2 D3 Q0 Q1 Q2

58、Q374LS191SLDU/DCLKICLKOC/BU: UPD: DOWN置数控制置数控制置数数据输入置数数据输入计数使能计数使能加减计数控制加减计数控制输出时钟输出时钟进位进位/借位输出借位输出计数值输出计数值输出时钟时钟61原理图：原理图：74LS191图图6.3.16lJK触发器接成触发器接成T触发器触发器l通过直接置通过直接置1、置置0端实现直端实现直接置数；接置数；l通过控制接入通过控制接入T端的信号实端的信号实现保持、加法现保持、加法计数和减法计计数和减法计数控制。数控制。62工作原理工作原理（以（以FF1为例）为例）直接直接置数（利用直接置置数（利用直接置1置置0端）端）SD是

59、直接置是直接置1端，端，RD是直接置是直接置0端；端；当当LD=0时，时，SD =D1，RD = D1，若若D1=0，则，则SD=1，RD=0，置，置0，Q1=0；若若D1=1，则，则SD=0，RD=1，置，置1，Q1=1。 故故Q1=D1，直接直接置数置数Q0 G5 Q0 G4 Q1S 1J C11KR&LDCLKI FF1D11&LDT1SDRD11D1D163保持保持当控制端当控制端S=1，LD=1时，时， SD=1，RD=1G4=0，G5=0，T1=0，CLK上升沿到来时，上升沿到来时，保持保持Q0 G5 Q0 G4 Q1S 1J C11KR&LDCLKI FF1D11&LDT1SDR

60、D001100064Q0G5Q0G4Q1S 1J C11KR&LDCLKI FF1D11&LDT1SDRD加减计数加减计数当当S=0，LD=1时，时，SD=1，RD=145(/) ,/GUDGUD100(/)(/)TUD QUD Q /1UD 10TQ 当当时，时，减法计数，减法计数/0UD 10TQ 当当时，时，加法计数，加法计数00114(/)GUD 5/GUD 65进位进位/借位输出端借位输出端32103210/(/)(/)C BUD Q Q Q QUD Q Q Q Q 串行时钟输出串行时钟输出C/B=1(有有借借/进位进位)，且且S=1(计数状态下计数状态下)，且，且CLKI=0时，时