第7章中规模通用集成电路及其应用

1、第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用1第七章第七章中规模通用集成电路及其应用中规模通用集成电路及其应用第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用2 集成电路由集成电路由SSISSI发展到发展到MSIMSI、LSILSI和和VLSIVLSI，使单个芯片，使单个芯片容纳的逻辑功能越来越强。容纳的逻辑功能越来越强。l在在SSISSI中仅是基本器件中仅是基本器件( (如逻辑门或触发器如逻辑门或触发器) )的集成的集成l在在MSIMSI中是逻辑部件中是逻辑部件( (如译码器、寄存器等如译码器、寄存器等) )的集成的集成l在在LSILSI和和VLSIV

2、LSI中则是一个数字子系统或整个数字系统中则是一个数字子系统或整个数字系统( (如微处理器如微处理器) )的集成的集成采用中、大规模集成电路组成数字系统具有体积小、采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。功耗低、可靠性高等优点，且易于设计、调试和维护。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用3本章知识要点：本章知识要点： 熟悉常用中规模通用集成电路的逻辑符号、基本熟悉常用中规模通用集成电路的逻辑符号、基本 逻辑功能、外部特性和使用方法；逻辑功能、外部特性和使用方法； 用常用中规模通用集成电路作为基本部件，恰当用常用

3、中规模通用集成电路作为基本部件，恰当 地、灵活地、充分地利用它们完成各种逻辑电路地、灵活地、充分地利用它们完成各种逻辑电路 的设计，有效地实现各种逻辑功能。的设计，有效地实现各种逻辑功能。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用47.1 7.1 常用中规模组合逻辑电路常用中规模组合逻辑电路 使用最广泛的中规模组合逻辑集成电路有使用最广泛的中规模组合逻辑集成电路有二进制并行加二进制并行加法器法器、译码器译码器、编码器编码器、多路选择器多路选择器和和多路分配器多路分配器等。等。 一一、定义定义 二进制并行加法器二进制并行加法器：是一种能并行产生两个二进制数是一种能并行产

4、生两个二进制数算术和的组合逻辑部件。算术和的组合逻辑部件。 7.1.1 7.1.1 二进制并行加法器二进制并行加法器 按其进位方式的不同，可分为按其进位方式的不同，可分为串行进位二进制并行加串行进位二进制并行加法器法器和和超前进位二进制并行加法器超前进位二进制并行加法器两种类型两种类型。 二、类型及典型产品二、类型及典型产品 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用51 1串行进位二进制并行加法器：串行进位二进制并行加法器： 由全加器级联构成，高位的进位输出依赖于低位的进由全加器级联构成，高位的进位输出依赖于低位的进位输入。典型芯片有四位二进制并行加法器位输入。典型芯

5、片有四位二进制并行加法器T692T692。 FA3 FA2 FA1 F F4 4 F F3 3 F F2 2 F F1 1 C C1 1 C C2 2 C C3 3 FCFC4 4 FA4 C C0 0 B B1 1 A A1 1 B B2 2 A A2 2 B B3 3 A A3 3 B B4 4 A A4 4 T692的结构框图 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用6串行进位二进制并行加法器的特点：串行进位二进制并行加法器的特点：u 被加数和加数的各位能同时并行到达各位的输入端，被加数和加数的各位能同时并行到达各位的输入端，u 各位全加器的进位输入按照由低位向

6、高位逐级串行传各位全加器的进位输入按照由低位向高位逐级串行传 递，各进位形成一个进位链。递，各进位形成一个进位链。u最高位必须等到各低位全部相加完成，并送来进位信最高位必须等到各低位全部相加完成，并送来进位信号之后才能产生运算结果。号之后才能产生运算结果。 串行进位二进制并行加法器的缺点：串行进位二进制并行加法器的缺点： 运算速度较慢，而且位数越多，速度就越低。运算速度较慢，而且位数越多，速度就越低。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用7 如何提高加法器的运算速度如何提高加法器的运算速度? ? 必须设法减小或去除由于进位信号逐级传送所必须设法减小或去除由于进位信

7、号逐级传送所花费的时间，使各位的进位直接由加数和被加数来花费的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的决定，而不需依赖低位进位。根据这一思想设计的加法器称为加法器称为超前进位超前进位( (又称先行进位又称先行进位) )二进制并行加二进制并行加法器。法器。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用8四位二进制并行加法器的构成思想如下：四位二进制并行加法器的构成思想如下： 2 2超前进位二进制并行加法器：超前进位二进制并行加法器： 根据输入信号同时形成各位向高位的进位，然后同时产根据输入信号同时形成各位向高位的进位，然后同时产生各

8、位的和。通常又称为生各位的和。通常又称为先行进位二进制并行加法器先行进位二进制并行加法器或者或者并并行进位二进制并行加法器行进位二进制并行加法器。典型芯片有四位二进制并行加法。典型芯片有四位二进制并行加法器器7428374283。 由全加器的结构可知，由全加器的结构可知， 第第i i位全加器的进位输出函数表位全加器的进位输出函数表达式为达式为 ii1iii1iii1iii1iii1iiiiBAC)BA(CBACBACBACBAC第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用9当当 i=1i=1、2 2、3 3、4 4时，可得到时，可得到4 4位并行加法器各位的进位位并行加法

9、器各位的进位输出函数表达式为输出函数表达式为：令（进位传递函数）令（进位传递函数）（进位产生函数）（进位产生函数）则有则有 iiiPBAiiiGBAiiiiGCPC11011GCPC2120122122GGPCPPGCPC32312301233233GGPGPPCPPPGCPC4342341234012344344GGPGPPGPPPCPPPPGCPC由于由于C C1 1C C4 4是是P Pi i、G Gi i和和C C0 0的函数，即的函数，即C Ci i=f(P=f(Pi i,G,Gi i,C,C0 0) ), ,而而P Pi i、G Gi i又是又是 A Ai i、B Bi i的函数，

10、所以，在提供输入的函数，所以，在提供输入A Ai i、B Bi i和和C C0 0之后，可以同时产生之后，可以同时产生C C1 1C C4 4。通常将根据通常将根据P Pi i、G Gi i和和C C0 0形成形成C C1 1C C4 4的逻辑电路称为的逻辑电路称为先行进位发生器。先行进位发生器。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用10三、四位二进制并行加法器的外部特性和逻辑符号三、四位二进制并行加法器的外部特性和逻辑符号 图中，图中，A4、A3、A2、A1 - 二进制被加数；二进制被加数；B4、B3、 B2、B1 - 二进制加数；二进制加数；F4、 F3、 F2

11、、 F1 -相加产生的和数；相加产生的和数；C C0 0 -来自低位的进位输入；来自低位的进位输入；FCFC4 4 -向高位的进位输出。向高位的进位输出。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用11二进制并行加法器除实现二进制加法运算外，二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算、二进制乘还可实现代码转换、二进制减法运算、二进制乘法运算、十进制加法运算等功能。法运算、十进制加法运算等功能。四、应用举例四、应用举例 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用12 例例1 1 用用4 4位二进制并行加法器设计一个将位

12、二进制并行加法器设计一个将84218421码转换成余码转换成余3 3码的代码转换电路。码的代码转换电路。 解解 根据余根据余3 3码的定义可知，余码的定义可知，余3 3码是由码是由84218421码码加加3 3后形成的代码。所以，用后形成的代码。所以，用4 4位二进制并行加法器位二进制并行加法器实现实现84218421码到余码到余3 3码的转换，只需从码的转换，只需从4 4位二进制并行位二进制并行加法器的输入端加法器的输入端A A4 4、A A3 3、A A2 2和和A A1 1输入输入84218421码，而从码，而从输入端输入端B B4 4、B B3 3、B B2 2和和B B1 1输入二进

13、制数输入二进制数 00110011，进位输，进位输入端入端C C0 0接上接上“0”0”，便可从输出端，便可从输出端F F4 4、F F3 3、F F2 2和和F F1 1得得到与输入到与输入84218421码对应的余码对应的余3 3码。码。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用13 实现给定功能的逻辑电路图如下图所示。实现给定功能的逻辑电路图如下图所示。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用14例例2 2 用用4 4位二进制并行加法器设计一个位二进制并行加法器设计一个4 4位二进制并行位二进制并行加法加法/ /减法器。减法器。 解分析：

14、解分析：根据问题要求，设减法采用补码运算，根据问题要求，设减法采用补码运算，并令并令A = a4a3a2a1 - 为被加数为被加数(或被减数或被减数)；B = b4b3b2b1 - 为加数为加数(或减数或减数)；S = s4s3s2s1 - 为和数为和数(或差数或差数)；M-为功能选择变量为功能选择变量. .当当M=0=0时，执行时，执行A+BA+B； 当当M=1=1时，执行时，执行A-BA-B。 由运算法则可归纳出电路功能为：由运算法则可归纳出电路功能为：当当M=0时时，执行，执行 a4a3a2a1+b4b3b2b1+ 0(A+B) 当当M=1时，时，执行执行 a4a3a2a1+ 1(A-B

15、)1234bbbb第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用15 可用一片可用一片4 4位二进制并行加法器和位二进制并行加法器和4 4个异或门实现上述逻个异或门实现上述逻辑功能。辑功能。 具体实现：具体实现：将将4 4位二进制数位二进制数a a4 4a a3 3a a2 2a a1 1直接加到并行加法器的直接加到并行加法器的A A4 4A A3 3A A2 2A A1 1输入端，输入端，4 4位二进制数位二进制数 b b4 4b b3 3b b2 2b b1 1 分别和分别和M M异或后加到并行加异或后加到并行加法器的法器的 B B4 4B B3 3B B2 2B B1

16、 1 输入端。并将输入端。并将M M同时加到并行加法器的同时加到并行加法器的 C C0 0 端。端。M=0: AM=0: Ai i=a=ai i ,B,Bi i=b=bi i , C, C0 0=0=0实现实现a a4 4a a3 3a a2 2a a1 1 + b + b4 4b b3 3b b2 2b b1 1 + 0 (+ 0 (即即A+B)A+B)；M=1: AM=1: Ai i=a=ai i,B,Bi i= , C= , C0 0=1=1，实现实现 a a4 4a a3 3a a2 2a a1 1+ + 1+ 1（即（即A-BA-B）。）。ib1234bbbb第七章第七章 中规模通用

17、集成电路及其应用中规模通用集成电路及其应用16实现给定功能的逻辑电路图如下：实现给定功能的逻辑电路图如下： 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用17 例例3 用一个用一个4位二进制并行加法器和六个与门设计一个位二进制并行加法器和六个与门设计一个乘法器，实现乘法器，实现AB,其中其中 A = aA = a3 3a a2 2a a1 1 , B = b, B = b2 2b b1 1 。 解解 根据乘数和被乘数的取值范围，可知乘积范围处在根据乘数和被乘数的取值范围，可知乘积范围处在021之间。故该电路应有之间。故该电路应有5个输出，设输出用个输出，设输出用Z5 Z4

18、Z3 Z2 Z1表示，两数相乘求积的过程如下：表示，两数相乘求积的过程如下： 被乘数被乘数 a a3 3 a a2 2 a a1 1 ) ) 乘数乘数 b b2 2 b b1 1 a a3 3b b1 1 a a2 2b b1 1 a a1 1b b1 1 +) a+) a3 3b b2 2 a a2 2b b2 2 a a1 1b b2 2 乘积乘积 Z Z5 5 Z Z4 4 Z Z3 3 Z Z2 2 Z Z1 1 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用18 因为：因为：n “ “积积”项项a ai ib bj j可可用两输入与门实现。用两输入与门实现。n对部

19、分积求和可用对部分积求和可用并行加法器实现。并行加法器实现。 所以：所以：该乘法运算该乘法运算电路可由电路可由6 6个两输入与个两输入与门和门和1 1个个4 4位二进制并行位二进制并行加法器构成。加法器构成。 逻辑电路图如右图逻辑电路图如右图所示。所示。 b1b2 F4 F3 F2 F1FC4 T 693 C0 A4 A3 A2 A1 B4 B3 B2 B1a3a2a1a3a2a1 0 0 Z5 Z4 Z3 Z2 Z1第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用19 例例4 4 用用4 4位二进制并行加位二进制并行加法器设计一个用余法器设计一个用余3 3码表示的码表示的1

20、 1位十进制数加法器。位十进制数加法器。 解解 根据余根据余3 3码的特点，码的特点，两个余两个余3 3码表示的十进制数码表示的十进制数相加时，需要对相加结果相加时，需要对相加结果进行修正进行修正：若相加结果无进位若相加结果无进位产生，则产生，则“和和”需要减需要减3 3；若相；若相加结果有进位产生，则加结果有进位产生，则“和和”需需要加要加3 3。 据此，可用两片据此，可用两片4 4位二进制并行位二进制并行加法器和一个反相器实现给定功能，加法器和一个反相器实现给定功能，逻辑电路如右图所示。逻辑电路如右图所示。 图中，片图中，片用来对两个用来对两个1 1位十进制数的余位十进制数的余3 3码进行

21、相加，片码进行相加，片用来对相加结果进行修正。用来对相加结果进行修正。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用20思考题 若用用若用用4位二进制并行加法器位二进制并行加法器74283设计一设计一个用个用8421码表示的码表示的1位十进制数加法器，应位十进制数加法器，应如何设计？如何设计？ 若用若用74283实现二进制数加法实现二进制数加法/减法器，即被减法器，即被加数和加数均为二进制数，和的范围为加数和加数均为二进制数，和的范围为030,结果用十进制数显示。如何实现？结果用十进制数显示。如何实现？ （此题可以作为课程设计）（此题可以作为课程设计）第七章第七章 中规模通

22、用集成电路及其应用中规模通用集成电路及其应用21解答： 由于输入是由于输入是8421码，表示十进制数字码，表示十进制数字09。 两个两个8421码相加产生的和范围：码相加产生的和范围：018。 和为和为1019时，需要使用第时，需要使用第2片片74283对结果对结果修正。即：加上修正。即：加上0110（减去（减去10）。）。 修正标志修正标志Q1： Q1= FC4+F4(F3+F2 ) =FC4+F4F3+F4F2 Q1=1,需要修正，需要修正，+0110； Q1=0，不需要修正，不需要修正，+0000.第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用22运算真值表运算真值表

23、第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用23逻辑电路图逻辑电路图第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用24仿真图仿真图第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用257.1.2 7.1.2 译码器和编码器译码器和编码器 译码器的功能是对具有特定含义的输入代码进行译码器的功能是对具有特定含义的输入代码进行“翻翻译译”，将其转换成相应的输出信号。，将其转换成相应的输出信号。 译码器译码器(Decoder)(Decoder)和和编码器编码器(Encoder)(Encoder)是数字系统中广泛是数字系统中广泛使用的多输入多输出

24、组合逻辑部件。使用的多输入多输出组合逻辑部件。 一、译码器一、译码器 译码器的种类很多，常见的有二进制译码器、二译码器的种类很多，常见的有二进制译码器、二- -十进十进制译码器和数字显示译码器。制译码器和数字显示译码器。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用261 1二进制译码器二进制译码器 二进制译码器一般具有二进制译码器一般具有n n个输入端、个输入端、2n2n个输出端和一个个输出端和一个 ( (或多个或多个) )使能输入端；使能输入端； 二进制译码器：二进制译码器：能将n个输入变量变换成2n个输出函数，且输出函数与输入变量构成的最小项具有对应关系的一种多输出

25、组合逻辑电路。 （1 1）特点）特点 ： 使能输入端为有效电平时，对应每一组输入代码，仅一使能输入端为有效电平时，对应每一组输入代码，仅一 个输出端为有效电平，其余输出端为无效电平。个输出端为有效电平，其余输出端为无效电平。 有效电平可以是高电平有效电平可以是高电平( (称为高电平译码称为高电平译码) )，也可以是低，也可以是低 电平电平( (称为低电平译码称为低电平译码) )。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用27 常见的常见的MSIMSI二进制译码器有二进制译码器有2-42-4线线(2(2输入输入4 4输出输出) )译码器译码器、3-3-8 8线线(3(3

26、输入输入8 8输出输出) )译码器译码器和和4-164-16线线(4(4输入输入1616输出输出) )译码器译码器等。等。 图图(a)(a)、(b)(b)所示分别是所示分别是7413874138型型3-83-8线译码器的管脚排列图线译码器的管脚排列图和逻辑符号。和逻辑符号。 （2 2）典型芯片）典型芯片 图中，图中， A A2 2、A A1 1、A A0 0 - - 输入端；输入端； - - 输出端；输出端； - - 使能端。使能端。 70Y Y321S、S 、S第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用287413874138译码器真值表译码器真值表0 0 1 1 1

27、 1 1 1 1 1 1 1 1 1 1 11 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 11 1 1 1

28、1 1 1 1 1 0 0 0 01 0 0 0 01 0 0 0 11 0 0 0 11 0 0 1 01 0 0 1 01 0 0 1 1 1 0 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 1 0 1 0 1 1 0 1 1 0 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1 0 d d d d 0 d d d d d 1 d d d d 1 d d d 输输 出出 输输 入入 S S1 1 A A2 2 A A1 1 A A0 0 32SS 0Y1Y2Y3Y4Y5Y6Y7Y 可见可见，当，当 时，无论时，无论A A2 2、A A1 1和和A A0

29、 0取何值，输出取何值，输出 中有且仅有一个为中有且仅有一个为0(0(低电平有效低电平有效) )，其余都是，其余都是1 1。 0Y7Y0SS , 1S321第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用29第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用302 2二二- -十进制译码器十进制译码器 功能：功能：将将4 4位位BCDBCD码的码的1010组代码翻译成组代码翻译成1010个十进制数字符号对应的输出信号。个十进制数字符号对应的输出信号。 例如，常用芯片例如，常用芯片74427442是一个将是一个将84218421码转换成十进制数字的译码器，芯码转

30、换成十进制数字的译码器，芯片引脚图和逻辑符号如下。片引脚图和逻辑符号如下。 该译码器的输出为低电平有效。其次，对于该译码器的输出为低电平有效。其次，对于84218421码中不允许出现的码中不允许出现的6 6个个非法码非法码(1010(10101111)1111)，译码器输出端，译码器输出端 均无低电平信号产生，即均无低电平信号产生，即译码器对这译码器对这6 6个非法码拒绝翻译。个非法码拒绝翻译。 0Y9Y第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用31 功能功能: :数字显示译码器是驱动显示器件数字显示译码器是驱动显示器件( (如荧光数码管、如荧光数码管、液晶数码管等液晶

31、数码管等) )的核心部件，它可以将输入代码转换成相应数的核心部件，它可以将输入代码转换成相应数字，并在数码管上显示出来。字，并在数码管上显示出来。 3 3数字显示译码器数字显示译码器 常用的数字显示译码器常用的数字显示译码器：七段数字七段数字显示译码器和八段数显示译码器和八段数字显示译码器。字显示译码器。 例如，中规模集成电路例如，中规模集成电路74LS4874LS48，是一种常用的七段显示，是一种常用的七段显示译码器，该译码器，该电路的输出为低电平有效，即输出为电路的输出为低电平有效，即输出为0 0时，对应字时，对应字段点亮；输出为段点亮；输出为1 1时对应字段熄灭。该译码器能够驱动七段显时

32、对应字段熄灭。该译码器能够驱动七段显示器显示示器显示0 01515共共1616个数字的字形。个数字的字形。输入输入A A3 3、A A2 2、A A1 1和和A A0 0接收接收4 4位二进制码，输出位二进制码，输出Q Qa a、Q Qb b、Q Qc c、Q Qd d、Q Qe e、Q Qf f和和Q Qg g分别驱动七段分别驱动七段显示器的显示器的a a、b b、c c、d d、e e、f f和和g g段。段。 ( (教材中给出的教材中给出的74LS4874LS48的输出为高电平有效。的输出为高电平有效。) )第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用32 七段译码

33、显示原理图如图七段译码显示原理图如图(a)(a)所示，图所示，图(b)(b)给出了七段给出了七段显示笔画与显示笔画与0 01515共共1616个数字的对应关系。个数字的对应关系。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用334.译码器应用举例译码器应用举例译码器在数字系统中的典型用途：译码器在数字系统中的典型用途：实现存储器的地址译码、实现存储器的地址译码、控制器中的指令译码、代码翻译、显示译码控制器中的指令译码、代码翻译、显示译码等，还可实现各种等，还可实现各种组合逻辑功能。组合逻辑功能。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用34例例2

34、2 用译码器用译码器7413874138和适当的与非门实现全减器的功能。和适当的与非门实现全减器的功能。全减器全减器：能实现对被减数、减数及来自相邻低位的借位进能实现对被减数、减数及来自相邻低位的借位进行减法运算，产生本位差及向高位借位的逻辑电路。行减法运算，产生本位差及向高位借位的逻辑电路。解解 令：令：被减数用被减数用A Ai i表示、减数用表示、减数用B Bi i表示、来自低位的借位表示、来自低位的借位用用G Gi-1i-1表示、差用表示、差用D Di i表示、向相邻高位的借位用表示、向相邻高位的借位用G Gi i表示。框图：表示。框图： 差差D Di i向高位向高位借位借位G Gi i

35、全全 减减 器器被减数被减数A Ai i减数减数B Bi i低位借位低位借位G Gi-1i-1第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用35全减器真值表全减器真值表 1 01 0 0 00 0 0 00 0 1 11 1 1 0 01 0 0 1 0 11 0 1 1 1 01 1 0 1 1 11 1 1 0 00 0 1 11 1 1 11 1 0 10 1 0 0 00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 输输 出出 D Di i G Gi i 输输 入入 A Ai i B Bi i G Gi-1i-1 输输 出出 D Di

36、i G Gi i 输输 入入 A Ai i B Bi i G Gi-1i-1 由真值表可写出差数由真值表可写出差数D Di i和借位和借位G Gi i的逻辑表达式为：的逻辑表达式为：742174211iiiimmmmmmmm)G,B,A(D732173211iiiimmmmmmmm)G,B,A(G根据全减器的功能，根据全减器的功能，可得到全减器的真值表如可得到全减器的真值表如下表所示。下表所示。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用36 全减器的输入变量全减器的输入变量A Ai i B Bi i G Gi-1i-1依次与译码器的输入依次与译码器的输入A A2 2、

37、A A1 1、A A0 0相连接，译码器使能输入端接固定工作电平，可在译码器相连接，译码器使能输入端接固定工作电平，可在译码器输出端得到输入变量的最小项之输出端得到输入变量的最小项之“非非”。根据全减器的输出。根据全减器的输出函数表达式，将相应最小项的函数表达式，将相应最小项的“非非”送至与非门输入端，便送至与非门输入端，便可实现全减器的功能。可实现全减器的功能。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用37 例例3 3 用译码器和与非门实现逻辑函数用译码器和与非门实现逻辑函数 F(A,B,C,D)=m(2,4,6,8,10,12,14) F(A,B,C,D)=m(2,

38、4,6,8,10,12,14) 解解 给定的逻辑函数有给定的逻辑函数有4 4个逻辑变量，显然可采用上例个逻辑变量，显然可采用上例类似的方法用一个类似的方法用一个4-164-16线的译码器和与非门实现。线的译码器和与非门实现。 能否用能否用3-83-8译码器实现呢？译码器实现呢？ 能！能！只要只要充分利用译码器的使能输入端，充分利用译码器的使能输入端，便可便可用用3-83-8线线译码器实现译码器实现4 4变量逻辑函数。变量逻辑函数。 方法方法：用译码器的一个使能端作为变量输入端，将两用译码器的一个使能端作为变量输入端，将两个个3-83-8线译码器扩展成线译码器扩展成4-164-16线译码器。线译

39、码器。具体如下：具体如下： （1 1）将给定函数变换为将给定函数变换为：1412108642),(mmmmmmmDCBAF第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用38 （2 2）将逻辑变量将逻辑变量B B、C C、D D分别接至片分别接至片和片和片的输入端的输入端A A2 2、A A1 1、A A0 0，逻辑变量，逻辑变量A A接至片接至片的使能端的使能端 和片和片的使能端的使能端S S1 1。 逻辑电路图如逻辑电路图如下下图所示。图所示。 2S第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用39类型：类型：编码器按照被编信号的不同特点和要求，有各编

40、码器按照被编信号的不同特点和要求，有各种不同的类型，最常见的有种不同的类型，最常见的有二二- -十进制编码器十进制编码器( (又称十进制又称十进制- -BCDBCD码编码器码编码器) )和和优先编码器优先编码器。 功能功能：编码器的功能恰好与译码器相反，是对输入信编码器的功能恰好与译码器相反，是对输入信号按一定规律进行编排，使每组输出代码具有其特定的含号按一定规律进行编排，使每组输出代码具有其特定的含义。义。 二、编码器二、编码器 1 1二二- -十进制编码器十进制编码器 (1) (1) 功能：功能：将十进制数字将十进制数字0 09 9分别编码成分别编码成4 4位位BCDBCD码。码。 第七章

41、第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用40这种编码器由这种编码器由1010个输入端代表个输入端代表1010个不同数字，个不同数字，4 4个输出个输出端代表相应端代表相应BCDBCD代码。结构框图如下代码。结构框图如下： (2)(2)结构框图结构框图二十进制编码器二十进制编码器0 09 9BCDBCD码码 注意：注意：二二- -十进制编十进制编码器的输入信号是互斥的，码器的输入信号是互斥的，即任何时候只允许一个输即任何时候只允许一个输入端为有效信号。入端为有效信号。 最常见的有最常见的有84218421码编码器，例如，按键式码编码器，例如，按键式84218421码编码器码编

42、码器（详见教材中有关内容）。（详见教材中有关内容）。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用412 2优先编码器优先编码器(1) (1) 功能：功能：识别输入信号的优先级别，选中优先级别识别输入信号的优先级别，选中优先级别最高的一个进行编码，实现优先权管理。最高的一个进行编码，实现优先权管理。 优先编码器是数字系统中实现优先权管理的一个重要优先编码器是数字系统中实现优先权管理的一个重要逻辑部件。它与上述二逻辑部件。它与上述二- -十进制编码器的最大区别是，十进制编码器的最大区别是，优先优先编码器的各个输入不是互斥的，它允许多个输入端同时为编码器的各个输入不是互斥的，

43、它允许多个输入端同时为有效信号。有效信号。优先编码器的每个输入具有不同的优先级别，当多个优先编码器的每个输入具有不同的优先级别，当多个输入信号有效时，它能识别输入信号的优先级别，并对其输入信号有效时，它能识别输入信号的优先级别，并对其中优先级别最高的一个进行编码，产生相应的输出代码。中优先级别最高的一个进行编码，产生相应的输出代码。 (2) (2)典型芯片：典型芯片：MSIMSI优先编码器优先编码器74LS14874LS148 。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用42 图中，图中，I I0 0I I7 7为为8 8个输入端，个输入端，Q QA A、Q QB B和

44、和Q QC C为为3 3位二进制码输出，因此，称它为位二进制码输出，因此，称它为8-38-3线优先编码器，线优先编码器， 图图 (a)(a)、(b)(b)所示为常见所示为常见MSIMSI优先编优先编码器码器74LS14874LS148的管脚排列图和逻辑符号。的管脚排列图和逻辑符号。 外部特性：外部特性： 输入输入I I0 0I I7 7和输出和输出Q QA A、Q QB B、Q QC C的的有效工作电平均为低电平有效工作电平均为低电平。 在在I I0 0I I7 7输入端中，下角标号输入端中，下角标号码越大的优先级越高码越大的优先级越高。 该芯片各引脚都是低电平有效第七章第七章 中规模通用集成

45、电路及其应用中规模通用集成电路及其应用43 I IS S为工作状态选择端为工作状态选择端( (或称或称允许输入端允许输入端) )，当，当I IS S = 0= 0时，时，编码器工作，反之不进行编码编码器工作，反之不进行编码工作；工作；O OS S为允许输出端，为允许输出端，当允许编码当允许编码( (即即I IS S=0)=0)而无信号输入时，而无信号输入时，O OS S为为0 0。O OEXEX为编码群输出端，为编码群输出端，允许编允许编码且有信号输入码且有信号输入( (即即I I0 0I I7 7中中至少有一个为至少有一个为0)0)时，时，O OEXEX才为才为0 0。该芯片各引脚都是低电平

46、有效第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用4474LS148真值表 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 0 1 1 d d d d d d d d 0 1 1 1 1 1 1 1 1 0 d d d d d d d 0 0 d d d d d d 0 1 0 d d d d d 0 1 1 0 d d d d 0 1 1 1 0 d d d 0 1 1 1 1 0 d d 0 1 1 1 1 1 0 d 0 1

47、1 1 1 1 1 0 0 1 1 1 1 1 1 1 输 出 QC QB QA OEX OS 输 入 IS I0 I1 I2 I3 I4 I5 I6 I7 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用45 解解 设设： I IZ15Z15I IZ0Z0-为为1616个不同的中断请求信号，下个不同的中断请求信号，下 标码越大，优先级别越高标码越大，优先级别越高； Q QZDZDQ QZCZCQ QZBZBQ QZAZA-为中断请求信号的编码输出，为中断请求信号的编码输出， 输入和输出均为低电平有效输入和输出均为低电平有效； I IZSZS-为允许输入端为允许输入端； O

48、OZS ZS -为允许输出端为允许输出端； O OZEXZEX-为编码群输出端。为编码群输出端。 例例 用优先编码器用优先编码器74LS14874LS148设计一个能裁决设计一个能裁决1616级不同中级不同中断请求的中断优先编码器。断请求的中断优先编码器。 3 3应用举例应用举例 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用46 图中，中断优先编码器的允许图中，中断优先编码器的允许输入端输入端I IZSZS接片接片的的I IS S端。端。I IZSZS为为0 0时，时，片片处于工作状态。处于工作状态。 若若I IZ15Z15I IZ8Z8中有中断请求信号，中有中断请求信号

49、，则输出则输出O OS S为为1 1，O OEXEX为为0 0，O OS S接到片接到片的的I IS S端，使片端，使片不工作，其输出均不工作，其输出均为为1 1，实现对实现对I IZ15Z15I IZ8Z8中优先级最高中优先级最高中断请求信号进行编码；中断请求信号进行编码； 若若I IZ15Z15I IZ8Z8中无中断请求信号，中无中断请求信号，则片则片的的O OEXEX( (即即Q QZDZD) )及及Q QC C、Q QB B、Q QA A均均为为1 1，O OS S为为0 0，使片，使片的的I IS S为为0 0，片，片处于工作状态，实现对处于工作状态，实现对I IZ7Z7I IZ0Z

50、0中优中优先级最高中断请求信号编码。先级最高中断请求信号编码。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用477.1.3 7.1.3 多路选择器和多路分配器多路选择器和多路分配器 多路选择器和多路分配器基本功能多路选择器和多路分配器基本功能: : 完成完成对多路数据的选择与分配对多路数据的选择与分配、在公共传输线上实现、在公共传输线上实现多路数据的分时传送多路数据的分时传送。完成。完成数据的并串转数据的并串转换、换、序列信号产序列信号产生生等多种逻辑功能以及等多种逻辑功能以及实现各种逻辑函数实现各种逻辑函数功能。功能。多路选择器多路选择器( (Multiplexer)Mu

51、ltiplexer)又称数据选择器或多路开关，又称数据选择器或多路开关，常用常用MUX表示。它是一种表示。它是一种多路输入、单路输出的组合逻辑多路输入、单路输出的组合逻辑电路。电路。 一、多路选择器一、多路选择器 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用481 1逻辑特性逻辑特性 (1) (1) 逻辑功能：逻辑功能：从多路输入中选中某一路送至输出端，从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量输出对输入的选择受选择控制量控制。通常，一个具有控制。通常，一个具有2 2n n路路输入和一路输出的多路选择器有输入和一路输出的多路选择器有n n个选择控制变量

52、，控制变个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。量的每种取值组合对应选中一路输入送至输出。 (2) (2) 构成思想构成思想 多路选择器的构成思想相当于一个单刀多掷开关，即多路选择器的构成思想相当于一个单刀多掷开关，即输入输入 输出输出 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用492 2典型芯片典型芯片 常见的常见的MSIMSI多路选择器有多路选择器有4 4路选择器、路选择器、8 8路选择器和路选择器和1616路选路选择器。择器。 (1) (1) 四路数据选择器四路数据选择器7415374153 图图(a)(a)、(b)(b)是型号为是型号为7

53、415374153的双的双4 4路选择器的管脚排列图路选择器的管脚排列图和逻辑符号。该芯片中有两个和逻辑符号。该芯片中有两个4 4路选择器。其中，路选择器。其中，D D0 0D D3 3为数为数据输入端；据输入端；A A1 1、A A0 0为选择控制端；为选择控制端；Y Y为输出端；为输出端；G G为使能端。为使能端。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用50(2)(2)四路数据选择器四路数据选择器7415374153的功能表的功能表 7415374153的的功能表功能表 D D0 0 D D1 1 D D2 2 D D3 3 D D0 0 d d d d d d

54、d Dd D1 1 d d d d d d Dd d D2 2 d d d d d Dd d d D3 3 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 输输 出出 Y Y 数数 据据 输输 入入 D D0 0 D D1 1 D D2 2 D D3 3 选择控制输入选择控制输入 A A1 1 A A (3) 74153(3) 74153的输出函数表达式的输出函数表达式 30301201101001YiiiDmDAADAADAADAA 式中，式中，m mi i为选择变量为选择变量A A1 1、A A0 0组成的最小项，组成的最小项，D Di i为为i i端的输入数据，端的输入数

55、据，取值等于取值等于0 0或或1 1。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用51 类似地，可以写出类似地，可以写出2 2n n路选择器的输出表达式路选择器的输出表达式为为 120YniiiDm 式中，式中，m mi i为选择控制变量为选择控制变量A An-1n-1，A An-2n-2，A A1 1，A A0 0组成的最组成的最小项；小项；D Di i为为2 2n n路输入中的第路输入中的第i i路数据输入，取值路数据输入，取值0 0或或1 1。 3 3应用举例应用举例 多路选择器除完成对多路数据进行选择的基本功能外，多路选择器除完成对多路数据进行选择的基本功能外，

56、在逻辑设计中主要用来实现各种逻辑函数功能。在逻辑设计中主要用来实现各种逻辑函数功能。 第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用52(1) (1) 用具有用具有n n个选择变量的多路选择器实现个选择变量的多路选择器实现n n个变量函数个变量函数 例例1 1 用多路选择器实现以下逻辑函数的功能：用多路选择器实现以下逻辑函数的功能： F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,3,5,6) 解解 由于给定函数为一个三变量函数故可采用由于给定函数为一个三变量函数故可采用8 8路数据选路数据选择器实现其功能，假定采用择器实现其功能，假定采用8 8路数据选择

57、器路数据选择器7415274152实现。实现。 方案：方案：将变量将变量A A、B B、C C依次作为依次作为8 8路数据选择器的路数据选择器的选择变选择变量，令量，令8 8路数据选择器的路数据选择器的 D D0 0=D=D1 1=D=D4 4=D=D7 7=0=0，而，而D D2 2=D=D3 3=D=D5 5=D=D6 6=1=1即即可。可。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用53用用8 8路选择器实现给定函数的逻辑电路图，如下图所示。路选择器实现给定函数的逻辑电路图，如下图所示。 上述方案给出了用具有上述方案给出了用具有n n个选择控制变量的多路选择器实个选

58、择控制变量的多路选择器实现现n n个变量函数的一般方法。该方法可通过比较个变量函数的一般方法。该方法可通过比较8 8路数据选择器路数据选择器的输出表达式和给定函数表达式得到验证。的输出表达式和给定函数表达式得到验证。第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用54 逻辑函数逻辑函数F F的表达式为的表达式为 : : 比 较 上 述 两 个 表 达 式 可 知 ： 要 使比 较 上 述 两 个 表 达 式 可 知 ： 要 使 W = FW = F ， 只 需 令， 只 需 令A A2 2=A,A=A,A1 1=B,A=B,A0 0=C=C且且D D0 0=D=D1 1=D=

59、D4 4=D=D7 7=0=0，而，而D D2 2=D=D3 3=D=D5 5=D=D6 6=1=1即可。即可。八路数据选择器的输出函数表达式为八路数据选择器的输出函数表达式为：0126012501240123012201210120012AAADAAADAAADAAADAAADAAADAAADAAAWCABCBABCACBACBAF),(第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用55 (2) (2)用具有用具有n n个选择控制变量的多路选择器实现个选择控制变量的多路选择器实现n+1n+1个变个变量的函数量的函数 一般方法：一般方法：从函数的n+1个变量中任选n个作为M

60、UX的选择控制变量，并根据所选定的选择控制变量将函数变换成的形式 ，以确定各数据输入Di。假定剩余变量为X，则Di的取值只可能是0、1、X或 X 四者之一。 X120niiiDmW第七章第七章 中规模通用集成电路及其应用中规模通用集成电路及其应用56 例例2 2 假定采用假定采用4 4路数据选择器实现逻辑函数路数据选择器实现逻辑函数 F(A,B,C)=m(2,3,5,6) F(A,B,C)=m(2,3,5,6) 解解 首先从函数的首先从函数的3 3个变量中任选个变量中任选2 2个作为选择控制变量，个作为选择控制变量，然后再确定选择器的数据输入。然后再确定选择器的数据输入。 假定选假定选A A、