第5章 微处理器引脚及微机总线

1、第第5章章 CPU引脚及微机总线引脚及微机总线第第5章章 微机总线微机总线n总线概述总线概述n8086/8088CPU的引脚的引脚n8088/8086的工作模式及系统总线的形成Pentium微处理器的引脚信号nPentium微处理器的总线时序n微机常用总线技术微机常用总线技术图1-1 微型计算机的组成2022-4-4总线概述总线概述n1总线定义总线定义总线是计算机两个或两个以上的模块(部件或子系统)之间相互连接与通信的公共通路。在计算机系统中，总线可以看成一个具有独立功能的组成部件。n总线通常包括一组信号线，主要的信号线有：总线通常包括一组信号线，主要的信号线有：数据线和地址线：这一类信号线决

2、定了数据传输的宽度和直接寻址的范围。控制、时序和中断信号线： 这一类信号线决定了总线功能的强弱以及适应性的好坏。电源线和地线： 这一类线决定了电源的种类及地线的分布和用法。备用线： 这一类线是厂家和用户作为性能扩充或作为特殊要求使用的信号线。2022-4-5n总线标准总线标准指芯片间、插件间及系统间，通过总线进行连接和传输信息时，应遵守的一些协议与规范。总线标准通常在以下几个方面定义了总线信号的技术规范或特性。n机械特性机械特性：规定模块插件的机械尺寸，总线插头、插座的规格及位置等；n电气特性电气特性： 规定总线信号的逻辑电平、噪声容限及负载能力等；n功能特性：功能特性： 给出各总线信号的名称

3、及功能定义（按照功能划分，总线可分为：地址总线、数据总线、及控制总线地址总线、数据总线、及控制总线）；n规程特性规程特性：对各总线信号的动作过程及时序关系进行说明。2022-4-6总线标准与接口标准？n接口标准是外设接口的规范，涉及信号线定义、信号传输速率、传输方向、电气特性和机械特性等。n不同类型的外设，有不同的接口及接口标准。总线标准的特点：总线标准的特点：公用性，可以同时挂接多种不同类型的功能模块；在机箱内以总线扩展槽形式提供使用；一般为并行传输；定义的信号线多且齐全，包括分离的数据、地址、控制信号线等。接口标准的特点：接口标准的特点：专用性，一般是一种接口只接一类设备。一般设在机箱外，

4、以接口插座形式提供使用；有并行和串行两类。定义的信号线少且不齐全，一般是数据、地址、控制信号线共用。2022-4-7n4总线分类总线分类 按照使用范围划分，总线又可以分为：按照使用范围划分，总线又可以分为：片内总线（内部总线）片总线片总线(Chip Bus, C-Bus)n又称局部总线局部总线。一般是CPU芯片引脚的延伸。n把各种不同的芯片连接在一起构成特定功能模块(如CPU模块)的高速信息传输通路，在主版上以印刷电路的形式分布在微处理器周围。内总线内总线(Internal Bus, I-Bus)n一般称为系统总线系统总线，是微机系统中各部件之间的信息传输通路。外总线外总线(External

5、Bus, E-Bus)n又称通信总线，是微机系统之间或微机系统与其他系统(仪器、仪表、控制装置等)之间信息传输的通路。2022-4-85. 系统总线及常见总线标准系统总线及常见总线标准nPC系列系统总线 PC总线总线（又称XT总线）： 共有62条引线，其中8位数据线、20位地址线。62条引线全部引到主版的双列扩充槽插座上。 ISA总线总线（又称AT总线）： 在PC总线基础上扩展了一个36线插槽。共有98条引线，其中16位数据线、24位地址线。 图5-1 单总线结构（IBM PC/XT主板示意图） PC总总线线2022-4-10nPCI总线随着微处理器速度及性能的改进与更新，总线也被迫作相应的改

6、进和更新。与其配套制造的一大批接口设备（板卡、适配器及连接器等）也被迫淘汰。新的需求不断产生：如何支持高速的图形处理？PCI总线总线（Peripheral Component Interconnect）于1991年由Intel公司首先提出，并由PCI SIG（Special Interest Group）来发展和推广。2022-4-11ISAISA总线与总线与PCIPCI总线总线2022-4-12PCI总线的层次化结构总线的层次化结构PCI总线总线PCI总线总线 / ISA总线桥（总线桥（南桥南桥）PCI图形图形适配器适配器PCI网卡网卡PCI硬盘硬盘控制器控制器ISA总线总线ISA卡卡. .

7、 .ISA卡卡 PCI总线结构图总线结构图CPU存储器存储器CPU总线总线CPU总线总线 / PCI总线桥（总线桥（北桥北桥）数据缓冲器数据缓冲器2022-4-13CPU总线总线也称“局部总线局部总线”或“处理器总线”，实际上是CPU引脚信号的延伸。通过桥芯片桥芯片(北桥和南桥北桥和南桥)，北桥与高速的CPU总线相连，南桥与ISA总线相连。CPU总线总线、PCI总线总线及ISA总线总线通过两个桥芯片桥芯片连成一个整体，桥芯片起到信号缓冲、电平转换和控制协议转换的作用。这种以“桥”的方式将两类不同结构的总线“粘合”在一起的技术特别能够适应系统的升级换代。每当微处理器改变时只需改变CPU总线和改动

8、“北桥”芯片，而全部原有外围设备及接口适配器仍可保留下来继续使用，从而保护了用户的投资。2022-4-14 8088/8086的引脚（外部特性）的引脚（外部特性）n8086和8088CPU在外部引脚上的区别: 8086有16根数据线AD15AD0 ，与地址线分时复用。8088只有8根数据线AD7AD0 ，与地址线分时复用。第28引脚8086为M/IO*，8088为IO/M*。第34引脚8086为BHE*/S7，8088为SS0*。Intel 8088引脚2022-4-15 n外部特性表现在其引脚信号上，学习时请特别关注以下几个方面： 引脚功能: 指引脚信号的定义、作用；通常 采用英文单词或其缩

9、写表示 信号流向: 信号从芯片向外输出，还是信号从外 部输入芯片，或者是双向的 有效电平: 逻辑电平高、低电平有效 / 上升、下降边沿有效 三态能力: 输出正常的低电平、高电平外， 还可以输出高阻的第三态2022-4-168088/8086 引脚定义的方法大致分为五类：1 每个引脚只传送一种信息。例如，第32脚只传送CPU发出的读信号 RD*。2 每个引脚电平的高低代表不同的信号。例如，IO/M*。3 在两种不同的工作方式下有不同的名称和定义。例如第29引脚，当工作在最小模式时传送写信号WR*；当工作在最大模式时传送的是总线锁定信号LOCK*。4 分时复用，即在不同的时间可以传送不同的信息。例

10、如，AD7AD0 是地址和数据分时复用线。5 输入和输出分别传送不同的信息。例如第31引脚，输入时传送总线请求，输出时传说总线请求允许。2022-4-178088/8086数据和地址引脚（1）AD7AD0（Address/Data）地址地址/数据分时复用引脚数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7A0其他时间用于传送8位数据D7D0A15A8（Address） 8位地址引脚位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15A82022-4-188088/8086数据和

11、地址引脚（2）A19/S6A16/S3 （Address/Status）地址地址/状态分时复用引脚状态分时复用引脚，输出、三态。这些引脚在访问存储器的第一个时钟周期输出高4位地址A19A16。在访问外设的第一个时钟周期全部输出低电平无效。其他时间输出状态信号S6S3。S6恒等于0。S5表示中断允许位的状态。 S5=0，表明CPU禁止一切可屏蔽中断； S5=1，表明CPU可以响应可屏蔽中断的请求。S4S3当前正在使用的当前正在使用的段寄存器段寄存器00ES01SS10CS11DS2022-4-198088/8086控制引脚（1）ALE（Address Latch Enable，25引脚）地址锁存

12、允许信号地址锁存允许信号，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7AD0和A19/S6A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来IO/M*（Input and Output/Memory，28引脚） I/O或存储器访问控制信号或存储器访问控制信号，输出、三态该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19A0提供20位存储器地址 2022-4-208088/8086控制引脚（2）WR*（Write

13、，29引脚） 写控制信号写控制信号，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD*（Read，32引脚）读控制信号读控制信号，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据 IO/M* 、 WR*和RD*是最基本的控制信号，组合后，控制4种基本的总线周期。总线周期IO/M*WR*RD*存储器读低高低存储器写低低高I/O读高高低I/O写高低高2022-4-218088/8086控制引脚（3）READY （22引脚）“准备好准备好”信号信号，由被访问的内存或I/O设备发出的响应信号，输入、高电平有效。在总线操作周期中，8088 CPU会在第

14、3个时钟周期的前沿测试该引脚。如果测到高电平，CPU直接进入第4个时钟周期；如果测到无效（低电平），CPU将插入等待周期Tw。CPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。 2022-4-228088/8086控制引脚（4）TEST* （23引脚）测试信号测试信号，输入、低电平有效。该引脚与WAIT指令配合使用。当CPU执行WAIT指令时，将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行。也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用协处理器8087时，通过引脚和WAIT指令，可使808

15、8与8087的操作保持同步。 2022-4-238088/8086控制引脚（5）DEN*（Data Enable，26引脚） 数据允许信号数据允许信号，输出、三态、低电平有效。有效时，表示当前数据总线上正在传送数据，可利用该引脚来控制对数据总线的驱动。 DT/R*（Data Transmit/Receive，27引脚）数据发送数据发送/接收信号接收信号，输出、三态。该信号表明当前总线上数据的流向。高电平时数据自CPU输出（发送）。低电平时数据输入CPU（接收）。2022-4-248088/8086控制引脚（6）（面向外部中断）INTR（Interrupt Request，18引脚） 可屏蔽中断

16、请求信号，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽INTA*（Interrupt Acknowledge，24引脚） 可屏蔽中断响应信号，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线 2022-4-258088/8086控制引脚（7）（面向外部中断）NMI（Non-Maskable Interrupt，17引脚）

17、不可屏蔽中断请求信号，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务 2022-4-268088/8086控制引脚（8）（面向DMA传送）HOLD （31引脚）总线保持信号（即总线请求），输入、高电平有效。有效时，表示总线请求设备向CPU申请占有总线。该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权 。HLDA（HOLD Acknowledge， 30引脚）总线保持响应信号（即总线响应），输出、高电平有效。有效时，表示CPU已响应总

18、线请求并已将总线释放。此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线。待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权 。8088/8086控制引脚（9）RESET （21引脚）复位请求信号，输入、高电平有效。该信号有效(应维持50微秒以上），将使CPU回到其初始状态；当再度返回无效时，CPU将重新开始工作。8088复位后CSFFFFH、IP0000H，所以程序入口在物理地址FFFF0H。CLK（Clock， 19引脚） 时钟输入信号系统通过该引脚给CPU提供内部定时信号。IBM PC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns 2022-4-288088/8086的工作模式及系统总线的形成的工作模式及系统总线的形成n8088/8086有两种工作方式：最小模式和最大模式。n最小模式最小模式构成小规模的应用系统。8088本身提供所有的系统总线信号。n最大模式构成较大规模的应用系统，例如可以接入数值协处理器8087。8088和总线控制器8288共同形成系统总线信号。n两种组态模式利用MN/MX*