微机原理与接口技术6章

1、微机原理与接口技术微机原理与接口技术第六章第六章半导体存储器半导体存储器可以分为双极型和金属氧化物半导体型两类。（1）双极型双极型由TTL晶体管逻辑电路构成，在微机系统中常用作高速缓存器（Cache）。特点：工作速度快，与CPU处在同一量级；集成度较低、功耗大、价格偏高。（2）金属氧化物半导体型金属氧化物半导体型又称MOS型，在微机系统中主要用来构造内存。根据制造工艺，可分为NMOS、HMOS、CMOS、CHMOS等，可用来制作多种半导体存储器件，如静态RAM、动态RAM、EPROM等。特点是集成度高、功耗低、价格便宜，但速度较双极型器件慢。按制造工艺分类按制造工艺分类第第6章章 半导体存储器

2、半导体存储器按存储器存取方式分类：按存储器存取方式分类：按存放信息原理不同随机存取存储器随机存取存储器RAM(Random Access Memory) 只读存储器只读存储器ROM (Read-Only Memory) 静态静态RAM动态动态RAM非易失非易失RAM掩膜掩膜ROM（MROM）可编程可编程ROM（PROM）可擦除编程可擦除编程ROM（EPROM）电擦除电擦除PROM（EEPROM）按工艺不同随机存取存储器RAM 静态RAM（Static RAM，SRAM） 静态RAM：用46个MOS管构成的触发器作为基本存储单元；因此，集成度较低，成本也较高； 由电路的结构保证存储的信息不会丢失

3、（不停电时）； 由于不需要刷新，工作速度较高 一般用于规模较小的快速存储器。静态RAM 单端口SRAM：只有一组地址、数据和读写控制信号； 双端口SRAM：有两组独立的地址、数据和读写控制信号。 SRAM还在CPU中用作高速缓存Cache，以改善CPU的性能。随机存取存储器RAM动态RAM（Dynamic RAM，DRAM） 动态RAM：由一个MOS管组成基本存储单元，依靠MOS管的栅极电容来存储信息，因为栅极电阻高，使信息可以在栅极上保留一段时间； 但栅极电容上的信息还是要丢失的，因此动态RAM需要定时地刷新； 由于集成度高，成本低，适合制作大规模和超大规模集成电路。只读存储器ROM ROM

4、的分类和特点： 掩摸ROM，用掩摸改变MOS管的连接，也就是改变芯片存储的信息。适于成批生产。 可编程ROM，即PROM。可以现场写入信息，但只能写入一次。 可擦除可改写的EPROM。可多次擦除，多次改写。有用紫外线擦除的UVEPROM和用电擦除改写的EEPROM，或称E2PROM。半导体存储器的主要性能指标 存储容量：半导体存储器芯片的存储容量是指存储器可以容纳的二进制信息量 用NM表示，N为存储单元数，M为每个存储单元存储信息的位数。 例例6-1 某存储器芯片的地址线为16位，存储字长为8位，则其存储容量为多少？ 解：解：若某存储器芯片有M位地址总线、N位数据总线其存储容量为N位。该存储器

5、芯片中M为16位，N为8位，则其存储容量为8位=64K8位。字数每个字的字长半导体存储器的主要性能指标 存储速度 可以用两个时间参数表示： 存取时间（Access Time）TA，定义为从启动一次存储器操作，到完成该操作所经历的时间。 存储周期（Memory Cycle）TMC，定义为启动两次独立的存储器操作之间所需的最小时间间隔。 存储速度取决于内存储器的具体结构及工作机制。半导体存储器的主要性能指标 可靠性 存储器的可靠性用平均故障间隔时间（MTBF，Mean Time Between Failures）来衡量，MTBF越长，可靠性越高。 性能/价格比 性能主要包括上述三项指标存储容量、存

6、储速度和可靠性。 对不同用途的存储器有不同的要求 有的存储器要求存储容量大，选择芯片时就以存储容量为主，有的存储器如高速缓冲器，则要求以存储速度为主。半导体存储器的结构 随机存储器（RAM） 静态随机存储器（SRAM） 典型的静态RAM芯片 典型的静态RAM芯片如HM 6116（2K8位），6264（8K8位），62128（16K8位）和62256（32K8位）等。61166116是一种20488位的高速静态CMOS随机存取存储器，其基本特征是：（1）高速度存取时间为100ns/120ns/150ns/200ns（分别以611610、611612、611615、611620为标志。（2）低功耗

7、 运行时为150mW，空载时为100mW。（3）与TTL兼容。（4）管脚引出与标准的2K8b的芯片（例如2716芯片）兼容。（5）完全静态无需时钟脉冲与定时选通脉冲。SRAM 6116的引脚的引脚 SRAM 6116的工作方式 片选信号、写允许信号和输出允许信号的组合控制SRAM 6116芯片的工作方式 SRAM 6116的内部功能框图 静态RAM的结构2K*816KbitSRAM 6264 容量为8K8位 地址线13条，即A12A0； 数据线8条即I/O8I/O1SRAM 6264 6264运行方式WECS1CS2OE方方式式I/OH未未选选中中高高阻阻L未未选选中中高高阻阻HLHH输输出出

8、禁禁止止高高阻阻HLHL读读OUTLLHH写写INLLHL写写IN随机存储器RAM 静态RAM 静态RAM的引脚：数据线：由RAM的位数决定；地址线：由RAM的单元数决定；控制线：CE：片选，有效时，芯片才工作； WE：读写控制，为0时写，为1时读； OE：输出控制，为0时，允许输出。 和CPU的连接。动态随机存储器（DRAM） 信号存储在电容C上。 行选择信号有效时可以刷新，也可以读出，但读出时必须列选择信号也有效。 破坏性读出 为使Cs上读出后仍能保持原存信息（电荷），刷新放大器需要对这些电容进行重写操作，以补充电荷使之保持原信息不变-回写（刷新）。 典型的动态RAM芯片 为了降低芯片的功

9、耗，保证足够的集成度，减少芯片对外封装引脚数目和便于刷新控制，DRAM芯片都设计成位结构形式，即每个存储单元只有一位数据位 一个芯片上含有若干字，如4K1位，8K1位，16K1位， 64K1位或256K1位等。 存储体的这一结构形式是DRAM芯片的结构特点之一。 DRAMIntel 2164 Intel 2164是64K1位的DRAM芯片， 基本特征：（1）存取时间为150ns/200ns（分别以2164A-15、2164A-20为标志）。（2）低功耗，工作时最大为275mW，维持时最大为27.5mW。（3）每2ms需刷新一遍，每次刷新512个存储单元，2ms内需有128个刷新周期。Intel

10、 2164A的引脚 动态RAM 动态RAM的位数都是1位； 动态RAM的地址引脚只是实际地址线的一半。 为保证地址正确读入，有行、列地址控制输入CAS和RAS，控制输入有效时，分别读入一半地址。 2164是64K1位RAM。22164结构框图结构框图只读存储器（ROM） 掩摸ROM 生产厂家根据用户需要在ROM的制作阶段，通过“掩膜”工序将信息做到芯片里，适合于批量生产和使用。 掩膜ROM制成后，用户不能修改。可擦可编程ROM（EPROM） 基本存储单元电路 核心部件是FAMOS场效应管（Floationg grid Avalanche injection MOS） 典型的EPROM芯片 EP

11、ROM芯片常用的有： 2716（2K8） 2732（4K8） 2764（8K8） 27128（16K8） 27256（32K8） 27512（64K8）等。Intel 2732A Intel 2732A是一种4K8b的EPROM 12条地址线A11A0 8条数据线O7O0。 为芯片允许信号，用来选择芯片； 为输出允许信号，用来把输出数据送上数据线，只有当这两条控制线同时有效时，才能从输出端得到读出的数据。 CEOE2732A的工作方式 2732A有6种工作方式 存储器系统设计 存储器系统设计： 首先应该确定整机存储容量，再根据需要确定选用存储芯片的类型和数量 划分RAM、ROM区，画出地址分配

12、图 并根据地址分配图确定译码方法 最后选用合适器件，画出译码电路图。 存储器系统设计 存储器芯片的选择： 根据存储器的容量和芯片的容量决定需要存储器芯片的数目：T=总容量/单片容量注意：总容量是存储器单元数8如：64KB存储器需要2164（64K1位）：(64K8) / (64K1)=8片 根据需要选择静态或动态RAM主存储器设计 存储器地址分配 对于8086CPU存储器地址和外设地址可以分开考虑。但对有些CPU，必须将存储器和外设的地址统一考虑。 8086的低端存储区(00000H003FFH)是用作中断地址表，不能用作一般的程序区。 8086的高端(FFFF0H)是复位后的程序入口，使用时

13、必须要注意。主存储器设计 存储器芯片和CPU的连接 数据线：CPU的数据总线和存储器的数据线直接连接。当存储器芯片的数据线不足8位时，需要几个芯片并联，使数据线数目和CPU需要的一致。 存储器芯片并联时，地址线、控制线是并联的，但数据线是单独地接到数据总线。 这时的要求是同样的地址能选中并联在一起的几个芯片。用用Intel 2148 1K4位的位的RAM芯片组成芯片组成1K8位的存储器位的存储器 A9A0D7D4D3D021482148D3D0D3D0A9A0A9A0MWWRWR主存储器设计 8086 CPU与存储器连接的控制信号主要有：地址锁存信号ALE、选择信号，读/写信号和，准备就绪信号

14、READY等， 存储器控制信号将与CPU上述的一些对应信号线相连。主存储器设计 存储器的寻址方法地址线的连接 要求：CPU发出一个地址，只能找到一片（或一组）存储器芯片。 一般在总线上，总是有多组存储器芯片，存储器寻址就是要区分这些存储器芯片。 存储器芯片的地址线一般总是少于CPU的地址线，也就是说，除了直接连接到存储器芯片的地址线外，还有一些没有连接的地址线。这些地址线将通过译码器形成存储器芯片的高位地址。地址线的连接 根据所选用的半导体存储器芯片地址线的多少，把CPU的地址线分为芯片外（指存储器芯片）地址和芯片内的地址 片外地址经地址译码器译码后输出，作为存储器芯片的片选信号，用来选中CP

15、U所要访问的存储器芯片。 片内地址线直接接到所要访问的存储器芯片的地址引脚，用来直接选中该芯片中的一个存储单元。 片外地址译码电路实现片选的方法有3种：线选法、全译码法和部分译码法。主存储器设计 线选法 用一条多余的地址线连接一片存储器芯片，可以直接连接，或通过反相器连接。 用线选法寻址，需要增加的硬件电路最少，甚至不需要增加任何硬件。 但是，线选法所选择的芯片的地址是不连续的，在使用中不方便。此外，线选法会产生不可以使用的地址，地址的利用率受到影响.。线选法存储器译码电路 主存储器设计 四片存储器芯片的地址分别是： A15 A14 A13 A12 A11 A0芯片地址 1 1 1 0 0 0

16、 E000H EFFFH1 1 1 1 0 1 0 0 D000H DFFFH1 1 1 0 1 1 0 0 B000H BFFFH1 1 0 1 1 1 0 0 7000H 7FFFH1 1线选法 A19A16可取16种不同的组合，因此，每一片2732都对应着16个不同的地址空间。这样多个存储地址可以选中同一个存储字的情况称为“地址重叠”。主存储器设计 部分译码： 用多余地址线的一部分加到译码器，用译码器的输出控制存储器芯片的片选端。 各芯片的地址可以保证是连续的。 由于还有一部分地址线没有参加寻址，这些地址线的信号值可以是任意的。结果是使得每个芯片的地址区不是唯一的，也就是存在着地址的重叠

17、区。部分译码寻址存储器部分译码寻址存储器主存储器设计设“”取“0”，则四个存储器芯片的地址范围为：#1： 08000H087FFH ；#2：08800H08FFFH ；#3：09000H097FFH ；#4：0A000H0A7FFH。主存储器设计 全译码 用全部多余的地址线加到译码器，用译码器输出控制存储器芯片的片选端。 由于全部地址线都参加译码，存储器芯片的地址将是唯一的。 一般来说，全译码需要的译码器比较复杂，译码器的输出可能没有全部使用。 适当地连接译码器，可以即达到全译码的效果，译码器也不太复杂。主存储器设计 此时，单片2764（8K8 位，EPROM）在高位地址A19A13=1110

18、000时被选中，因此其拥有唯一地址范围为0E0000H0E1FFFH。 主存储器设计CPU总线的负载能力在微型机系统中，CPU通过总线与存储器芯片连接，而CPU的总线驱动能力有限。一般输出线的直流负载能力为带一个TTL负载，但存储器芯片多为MOS电路，直流负载很小，主要负载为电容负载。因此在小型系统中，CPU可直接与存储器芯片连接，然而在与大容量的存储器连接时，还是应考虑总线的驱动问题。CPU时序与存储器芯片存取速度的配合问题在考虑存储器与CPU连接时，必须考虑存储器芯片的工作速度是否能与CPU的读/写时序相匹配问题，应从存储器芯片工作时序和CPU时序两个方面来考虑。高速缓存（高速缓存（Cache)Cache)1）为什么需要高速缓存？）为什么需要高速缓存？ CPU工作速度与内存工作速度不匹配工作速度与内存工作速度不匹配 解决方法： CPU插入等待周期降低了运