基于VHDL 4位加法器的设计

1、实验三 基于VHDL 4位加法器的设计一、 实验目的1、 进一步熟悉QUARTUS II软件的使用方法和VHDL输入的全过程。2、 进一步掌握实验系统的使用。二、 实验原理图 2-1 半加器原理图图 2-2 1位全加器原理图图 2-3 4 位加法器原理图4 位加法器(如图 2-3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成， 1位全加器又可以由两个1位的半加器和一个或门连接而成(如图 2-2)，而1位半加器可以由若干门电路组成（如图 2-1）。三、 实验内容本次实验使用 Altera FPGA 的开发工具 Quartus ，利用原理图输入设计方法设计一个 4位加法器，取

2、实验板上的 8 位按键的高 4 位与低 4 位分别作为 4 位加数与被加数，其中 8 个 LED 取 5 位作为结果输出，LED2LED5 作为 4 位相加之和的输出结果，LED1作为两数高 4 位相加的进位 (LED 亮，表示低电平“0”， LED 灭，表示高电平“1”)四、 实验步骤1、 打开QUARTUS II软件，新建一个工程。2、 建完工程之后，再新建一个VHDL File。新建一个VHDL文件的过程如下：1）选择QUARTUS II软件中的File->New命令，出现New对话框。如图2-1所示。 图2-1 新建设计文件选择窗口2）在New对话框（图2-1）中选择Design

3、 Files页下的VHDL File，点击OK按钮，打开VHDL编辑器对话框，如图2-2所示。图2-2 VHDL编辑窗口3、 按照实验原理和自己的想法，在VHDL编辑窗口编写1位半加器的VHDL程序。如图2-3所示。图2-3 1位半加器VHDL程序4、 编写完半加器VHDL程序后，保存，文件名为h_adder.vhd（注意文件名要与实体名保持一致），再将半加器文件设置为顶层文件，然后进行编译并仿真，对程序的错误进行修改。5、 再用同样的方法进行或门的VHDL程序（or2a.vhd）输入、编译和仿真。图2-4 或门VHDL程序6、 利用半加器与或门进行1位全加器的VHDL程序（f_adder.v

4、hd）设计、编译与仿真。图2-3 1位全加器VHDL程序7、 利用1位全加器进行4位加法器的VHDL程序（adder4bits.vhd）设计、编译与仿真。图2-3 4位加法器VHDL程序1、 引脚锁定。编译仿真无误后，依照按键、LED与FPGA的管脚连接表进行管脚分配，表2-1是管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。端口名使用模块信号对应FPGA管脚说 明a3按键S1PIN_1074位加法器的被加数输入a2按键S2PIN_108a1按键S3PIN_110a0按键S4PIN_112b3按键S5PIN_1134位加法器的加数输入b2按键S6PIN_114b1按键S7PIN_1

5、15b0按键S8PIN_116Sum4LED灯LED1PIN_1424位加法器的和输出Sum3LED灯LED2PIN_141Sum2LED灯LED3PIN_139Sum1LED灯LED4PIN_138Sum0LED灯LED5PIN_137表2-1 端口管脚分配表2、 编程下载。用下载电缆通过JTAG口将对应的sof文件加载到FPGA中。观察实验结果是否与自己的设计思想一致。五、 实验现象与结果当设计文件加载到目标器件后，我们可以通过对 8 位按键的高 4 位和低 4 位作为加数与被加数进行输入，可以看到 LED2LED5 作为 D3D0 位输出结果的正确无误，LED1 作为加数与被加数的 D3 位相加向 D4 位的进位。其中 LED 灯亮表示低电平“0”，灯灭表示高电平“1”。六、 扩展实验1、利用VHD