CMOS元件使用注意事项及原理

1、CMOS元件使用注意事項及原理每一MOS晶片中可能含有較TTL/LS更多的功能，且應用簡單，供電壓範圍為3-15伏特之間，耗用功率極低。對MOS/CMOS IC，應注意：(1) 輸入電壓絕不可超過VDD值，但對4049及4050為例外。(2) 如可能的話，避免應用慢速之上升及下降時間之輸入信號，此舉將使元件耗用功率增大；上升時間大於15us以上之輸入信號為最佳。(3) 所有未被應用之輸入接腳，必需將之連接於VDD(+)或VSS(GND)，否則將使元件特性改變，且可能增大耗用電流。(4) 當元件尚未接入工作電壓時，絕不可將輸入信號接至該信號輸入接腳上。CMOS原理CMOS是較新的科技，在幾乎沒有

2、電流需求下，藉由互補的MOS電晶體來實現邏輯函數。這使得邏輯閘在使用電池為電源的裝置上極有用處。而工作電壓可低到3伏特和高到15伏特。VLSI(超大型積體電路)，意思是將1000以上的邏輯閘電路製作在同一顆晶片上，VLSI技術之所以能發展起來，全是拜MOS電晶體的發明所賜，若沒有MOS電晶體的出現就不會有VLSI也不會進而有ULSI(極大型積體電路)。MOS(Metal-Oxide Semiconductor):可分為pMOS、nMOS與CMOS，製程較為簡單、電路密集度高、面憤小，不過速度較慢。BiCMOS(Bipolar Complementary-MOS):利用BJT的高驅動能力來當輸出

3、級，因此具有BJT的快速、MOS的高密集度等優點，但製程相當複雜。MOS製程可以分成以下三種：pMOS、nMOS和CMOS。(一) pMOS在MOS製程技術中是最簡單，所以被應用的最早。其是利用電洞來導電，所以速度會變得較慢。   (二) nMOS則是利用電子來做傳導的工作，因為電子的漂移速度約為電洞的二至三倍，因此在相同的條件下，nMOS製程的電路可以工作得比pMOS還要來得快。(三) CMOS則是同時包含了nMOS和pMOS，因此製程技術變得較為複雜。通常在CMOS電路中成對的包含nMOS和pMOS電晶體，在穩態時只有一組電晶體能夠導通，所以可以說沒有靜態功率

4、(static power)消耗，為目前最省功率的一種電路，正因如此成為現今流行的技術之一。MOS的特性與基礎(一)加強型MOS MOSFET其結構是金屬、氧化物、矽半導體層層重疊而得。其中氧化物(SiO2)是作為絕緣體之用，金屬主要是用來傳遞訊號，矽半導體則構成電晶體的主要部份。矽半導體可分成n型與p型，MOS也因此分成nMOS與pMOS。以下將簡單介紹這兩極MOS的結構特性與操作模式。(1)nMOS圖是基本結構圖。源極與汲極透過金屬與n型半導體區域相接，但閘極與通道之間有一薄的絕緣體(SiO2)阻隔。在MOS製作完成之後通道是不存在的，而它的存在與否視閘電壓(VGS)的大小而定。

5、基體(SS)通常是電路與電路的最低電壓相接。在VDS0時，若VGS0，使得閘極與汲極相對於源極為正電位，閘極之正電位將使得p型基體的電洞沿著SiO2邊緣離開此區域，造成電子往這一區域靠攏而累積。當VGS繼續增加，電子集結的區域慢慢擴大，靠近SiO2表面的電子濃度持續增加直到最後汲極電流(ID)能明顯增加時，通道於是建立起來，這時VGS的電壓稱為臨界電壓(Vth)。隨著VGS增加超過臨界電壓，感應通道自由載子的密度將增加，汲極電流也增加。當我們將VGS固定，VDS持續增加時，汲極電流將會持續增加而保持定值，稱為飽和(Saturation)。若VDS再持續增加將會導致崩潰(Break down)情

6、況發生。在VGSVth的條件下，當VDS=VGS-Vth時，MOS剛好達到飽和狀態的條件，若VDSVGS-Vth，MOS就進入飽和區工作。如果VDSVGS-Vth，那麼MOS便在線性區工作。反過來說，若VGSVth，MOS就工作在截止區，此時通道截止且無電流通過，可視為開關在開路的狀態。總而言之，在VGSVth時，MOS不導通，因此汲極電流ID為0mA。在VGSVth時，MOS開始導通，汲極電流與閘源極電壓的關係式可以表示成:        ID=(CoxW)/2L*(VGS-Vth)2 ，當MOS飽和時(VDS>VG

7、S-Vth)        ID=(CoxW)/2L*(2(VGS-Vth)VDS-V2DS)，當MOS在線性區時(VDS<VGS-Vth)從上式我們了解當WL所能流過的電流愈大，使你設計的電路速度變快，當然面積也會稍微大。通常一開始著手你的設計時會先採用最小的尺寸來設計，再根據速度的要求來調整MOS的長寬(L/W)比值。在數位積體電路中一般的MOS只在截止區和飽和區兩區域切換工作，因此，在學習設計CMOS積體電路時都習慣將MOS當成開關來使用。(2)pMOS   圖是pMOS的基本結構圖。它與nM

8、OS剛好相反，也就是pMOS是架構在n型基體上面，通道由帶正電的電洞累積而成，因此pMOS的速度會來得比nMOS還慢。所以在設計上為求得上升時間(rise time)和下降時間(fall time)能夠相近，我們會將pMOS的寬設計得比nMOS還寬。pMOS端點的命名仍然與nMOS相同，但所有電壓極性與電流方向是與nMOS相反。不過關係式子仍然可用，只是此時的Vth是P型電晶體的臨界電壓。當VGSVth時，電晶體才開始導通，下式才成立。   nMOS的電流電壓曲線如圖所示。其中虛線部份是VDS=VGS-Vth的曲線，也是區分線性區與飽和區的分界線。(二)互補式MOS(CMO

9、S)簡單來說，CMOS電路就是在同一基體上建立pMOS和nMOS來達成一個邏輯電路。而且由nMOS組成的電路在相同的輸入值情況下會得到互補的結果，這種結構稱為互補式MOS。它具有相當高的輸入阻抗，很快的切換速度，低功率消耗。ID=(CoxW)/2L*(VGS-Vth)2 ，當MOS飽和時(VDS>VGS-Vth)ID=(CoxW)/2L*(2(VGS-Vth)VDS-V2DS)，當MOS在線性區時(VDS<VGS-Vth) 圖是一CMOS反相器的結構圖，而且是採用P-well技術。在n型基體上建立了一個pMOS，並且挖一個區域摻入p型雜質而成為另一個p型基體，便稱為P-w

10、ell。在這P-well裏便建立了另一個電晶體nMOS。 反相器的電路圖如圖所示，由pMOS和nMOS串連而成，這兩個MOS的閘極接在一起形成輸入端，汲極接在一起形成輸出端，而它們的源極各自接到VDD和VSS。(三)Body EffectBody Effect是指源極與基體之間的電壓VSB不為零而對臨界電壓所形成的影響。Vth=Vth(0)+ (VSB)1/2Vth=Vth(0) - (VSB)1/2其中Vth(0)是VSB=0時的臨界電壓，是常數，取決於基體的摻雜濃度。通常值介於到之間。式子中的負號表是用於pMOS，nMOS為正。當臨界電壓因效應而增加時會導致導通電流減少而使得電路速度變慢。 (四)Latch-UpLatch-up是CMOS存在一種寄生電路的現象，它會導致將VDD和VSS短路，使得晶片損毀，或者停擺。這種效應是早期CMOS技術不能被接受的重要原因之一。在製程更新和充分瞭解電路設計技巧之後，這種效應已經可以被控制了。在現在大部份的製程中設計者並不需要太擔心latch-up的問題，只要設計時使用充分的基體接點。最容易發生latch-up的地方是在I/O pad中，因為那裡會有大量的電流流過。通常I/O pad都有專門的人在設計，因此我們只要使用別人提供出來的電路結構就可以了。(五)臨