四人抢答器EDA1

1、 EDA设计（二）课程设计报告姓 名 学 号 学院(系) 自动化学院专 业 自动化 标 题 四人抢答器设计指导老师 南京理工大学2015年 9 月一 引言EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。 现在对EDA的概念或范畴用

2、得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。抢答器不仅考验选手的反应速度同时也要求选手具备足够的知识面和一定的勇气。选手们都站在同一个起跑线上，体现了公平公正的原则。本文所述的EDA设计实验以美国ALTERA公司MAX+plus II为开发软件，用VHDL语言采用自顶向下的设计方法，设计一个四人抢答器，该抢答器具有分组数多、分辨率高等优点，除具有基本的抢答功能外，还具有优先能力、定时功能及复位等功能。二 系统总体设计2.1系统功能概述 该抢答器为四人抢答器，具体功能如下： （1

3、）设置一个复位开关CLEAR，由主持人控制。当开关按下后，计时器恢复20S，并开始倒计时。（2）抢答器由4名选手控制4个按钮，用S0 S3表示。 选手按动按钮，锁存相应的编号，并在数码管上显示，对应的LED灯会亮，扬声器发出报警声响提示。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。（3）如果20S内无人抢答，系统报警，定时显示器上显示00。2.2 系统总体组成结构系统由报警模块、抢答锁存模块、计时模块三个模块组成。抢答模块显示器计时模块报警模块 蜂鸣器图2.2 四人抢答器总体结构图三 系统组成3.1 报警模块设计报警模块实现的是抢答过程中的报警功能，在20S内有人按

4、下抢答键，或者计时结束仍没有人抢答，则蜂鸣器会报警。报警信号WARN=1时，蜂鸣器报警。复位信号CLEAR按下后报警结束，重新开始倒计时。输出端为SOUND信号，送脉冲信号到蜂鸣器。代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ALARM IS PORT(CLEAR,WARN:IN STD_LOGIC; CLK:IN STD_LOGIC; SOUND:OUT STD_LOGIC);END ;ARCHITECTURE FOUR OF ALARM ISBEGIN PROCESS(WARN,CLEAR,CLK) BEGIN IF CLEAR=&

5、#39;1' THEN SOUND<='0' ELSIF WARN='1' THEN SOUND<=CLK; ELSE SOUND<='0' END IF;END PROCESS;END ;图3.1 报警模块3.2 计时模块设计计时模块实现的是抢答过程中的计时功能，抢答开始时20S倒计时。报警信号WARN，如果20S倒计时结束后没有人抢答或者在20S内如果有人按下抢答键时STOP=1，此时停止计数，并输出报警信号 WARN=1。输出信号HIGH,LOW是时钟的时间显示。代码：LIBRARY IEEE;USE IEEE.S

6、TD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT IS PORT(CLK,CLEAR:IN STD_LOGIC; STOP:IN STD_LOGIC; WARN:OUT STD_LOGIC; HIGH,LOW:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END COUNT;ARCHITECTURE THREE OF COUNT ISSIGNAL HS:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL LS:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP

7、ROCESS(CLK,STOP) BEGIN IF CLEAR='1' THEN HS<="0010"LS<="0000"WARN<='0' ELSIF CLK'EVENT AND CLK='1' THEN LS<=LS-1; IF LS="0000" THEN LS<="1001"HS<=HS-1; END IF; IF HS="0000" AND LS="0000" THEN WA

8、RN<='1'HS<="0000"LS<="0000" END IF; IF STOP='1' THEN HS<=HS; LS<=LS; WARN<='1' END IF; END IF; HIGH<=HS;LOW<=LS;END PROCESS;END ARCHITECTURE THREE;图3.2 计时模块3.3 抢答锁存模块设计抢答锁存模块实现的是抢答功能。当S0，S1，S2，S3四个人中有人按下抢答键时，其余三个选手的抢答功能被锁存，并输出该选手相应的

9、LED灯，以及选手编号。当有选手按下时信号STOP赋值为1，作为计时模块的输入信号。代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK IS PORT( CLK,CLEAR:IN STD_LOGIC; WARN:IN STD_LOGIC; S0,S1,S2,S3:IN STD_LOGIC; STATES:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); STOP:OUT STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END LOCK;ARCHITECTURE ONE

10、OF LOCK ISSIGNAL G:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3) BEGIN IF CLEAR='1' THEN G<="0000"LED<="0000"STOP<='0' ELSIF CLK'EVENT AND CLK='1' THEN IF WARN='0' THEN IF( S3='1')AND NOT(G(0)='1' OR

11、 G(1)='1' OR G(2)='1') THEN G(3)<='1'LED(3)<='1' ELSIF( S2='1')AND NOT(G(0)='1' OR G(1)='1' OR G(3)='1') THEN G(2)<='1'LED(2)<='1' ELSIF( S1='1')AND NOT(G(0)='1' OR G(2)='1' OR G(3)=&#

12、39;1') THEN G(1)<='1'LED(1)<='1' ELSIF( S0='1')AND NOT(G(1)='1' OR G(2)='1' OR G(3)='1') THEN G(0)<='1'LED(0)<='1' END IF; STOP<=G(0) OR G(1) OR G(2) OR G(3); END IF; END IF;CASE G IS WHEN "0001"=>STATES&

13、lt;="0001" WHEN "0010"=>STATES<="0010" WHEN "0100"=>STATES<="0011" WHEN "1000"=>STATES<="0100" WHEN OTHERS=>STATES<="0000"END CASE;END PROCESS;END ARCHITECTURE ONE;图3.3 抢答锁存模块四 系统实际验证 将顶层文件编译好之后进行

14、引脚配置，Device设置中选择“FLEX10K”下的“EPF10K10LC84-3”，在“MAX+plus II”下的“Floorplan Editor”中配置，注意管脚锁定之后要进行全程编译，以便将引脚信息编入到下载文件中。本实验的管脚锁定如下表所示：表4.1 引脚配置图硬件和管脚设置好之后即可下载运行程序，点击“MAX+plus II”下的“Programmer”，单击“Configure”即可进行编程下载。经过验证，发现配置正确，程序也正确。五 设计心得体会 在课程设计的这段时间里，我的收获还是很多的，不但进一步掌握了数字电子技术的基础知识及一门专业仿真软件的基本操作，还提高了自己的设

15、计能力和动手能力，同时对于智能抢答器的设计来了个系统的总结。更多的是让我清楚的认识到，凡事都需要足够的耐心，实践是检验学习成效的唯一标准。理论知识的不足在这次课程设计中表现的极为明显，这将有助于我今后更努力的学习，端正自己的学习态度。这次的课程设计，让我受到了很大的挑战，通过对知识的理解，对器件的仿真论证，使我对一些器件的功能和使用有了很大的认识。 课设时分析了好多电路，设计了很多才选出想要的组合，通过仿真、实验，最终达到了设计的指标，实现了四人抢答，包括抢答部分，答题倒计时，主持人加减分等。由于本抢答器牵涉知识面广，再加上时间的仓促，水平的不足，系统中难免有漏洞和不足之处。非常感谢我们的指导老师吴益飞老师给予的悉心指导，使我们这次的课程设计任务圆满完成。 通过这次课程设计我懂得了理论与实践相结合的重要