第6章时序逻辑电路

1、第第6 6章章 时序逻辑电路时序逻辑电路o 时序逻辑电路结构特点时序逻辑电路结构特点o 时序逻辑电路的分析方法时序逻辑电路的分析方法o 常用的中规模集成芯片的功能以及应用常用的中规模集成芯片的功能以及应用o 时序逻辑电路的设计方法时序逻辑电路的设计方法本章内容：本章内容： 组合逻辑电路组合逻辑电路: :任一时刻的输出仅与该时刻输入变任一时刻的输出仅与该时刻输入变量的取值有关，而与输入变量的历史情况无关；量的取值有关，而与输入变量的历史情况无关； 时序逻辑电路时序逻辑电路: :任一时刻的输出不仅与该时刻输入任一时刻的输出不仅与该时刻输入变量的取值有关，而且与电路的原状态，即与过去的变量的取值有关

2、，而且与电路的原状态，即与过去的输入情况有关。它是由门电路和记忆元件（或反馈支输入情况有关。它是由门电路和记忆元件（或反馈支路）共同构成的。路）共同构成的。6.1 6.1 时序逻辑电路概述时序逻辑电路概述二二. .时序逻辑电路的结构框图时序逻辑电路的结构框图6.1 6.1 时序逻辑电路概述时序逻辑电路概述 时序逻辑电路包含组合逻辑电路和存储电路两部分时序逻辑电路包含组合逻辑电路和存储电路两部分，存储，存储电路通常由具有记忆触发器组成；存储电路的状态反馈到组合电路通常由具有记忆触发器组成；存储电路的状态反馈到组合逻辑电路的输入端，与外部输入信号共同决定组合逻辑电路的逻辑电路的输入端，与外部输入信

3、号共同决定组合逻辑电路的输出。组合逻辑电路的输出除包含外部输出外，还包含连接到输出。组合逻辑电路的输出除包含外部输出外，还包含连接到存储电路的内部输出，控制存储电路状态的转移。存储电路的内部输出，控制存储电路状态的转移。 二二. .时序逻辑电路的结构框图时序逻辑电路的结构框图说明：说明：X(x1 xi) 为输入信号；为输入信号； Z(z1.zj)为输出信号为输出信号 ；存储电路的输入信号存储电路的输入信号 W(w1.wk) ；存储电路的输出信号存储电路的输出信号 Y(y1.yl)6.1 6.1 时序逻辑电路概述时序逻辑电路概述三三. . 描述方式描述方式输出方程：输出方程：驱动方程（或激励方程

4、）：驱动方程（或激励方程）：状态方程：状态方程：),(),(),(1nnnnnnnnnYWHYYXGWYXFZ6.1 6.1 时序逻辑电路概述时序逻辑电路概述四四. . 时序电路的分类时序电路的分类时序电路按触发脉冲输入方式的不同分为时序电路按触发脉冲输入方式的不同分为同步时序电路和异步时序电路。同步时序电路和异步时序电路。 同步二进制加法计数器 1JC11K1JC11K1JC11K&FF1FF0FF2ZCPQ2Q1Q0同步时序电路：各触发器状态的变化受同一个时钟脉冲控制。同步时序电路：各触发器状态的变化受同一个时钟脉冲控制。6.1 6.1 时序逻辑电路概述时序逻辑电路概述 异步二进制

5、加法计数器 1JC11K1JC11K1JC11K&FF1FF0FF2CPZQ2Q1Q0 异步时序电路异步时序电路: 各触发器状态的变化不各触发器状态的变化不受同一个时钟脉冲控制。受同一个时钟脉冲控制。6.1 6.1 时序逻辑电路概述时序逻辑电路概述 时序电路按输出信号的特点，时序电路按输出信号的特点，分为米里（分为米里（MealyMealy）型和）型和摩尔摩尔(Moore)(Moore)型时序电路两种。型时序电路两种。 米利型时序电路的米利型时序电路的输出输出不仅与现态有关，而且还不仅与现态有关，而且还决定于电路当前的输入。决定于电路当前的输入。 6.1 6.1 时序逻辑电路概述时序逻

6、辑电路概述CICO1DC 1CPCi 1aibiSiFFCiQ Mealy型串行加法器电路型串行加法器电路 6.1 6.1 时序逻辑电路概述时序逻辑电路概述 Moore型串行加法器电路型串行加法器电路 CICO1DC 1CPCi1aibiSiFF01DC 1FF1Ci(Si)Q0Q16.1 6.1 时序逻辑电路概述时序逻辑电路概述摩尔型时序电路的其输出仅决定于电路的现态，摩尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。 Moore型电路型电

7、路 6.1 6.1 时序逻辑电路概述时序逻辑电路概述摩尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；摩尔型时序电路的其输出仅决定于电路的现态，与电路当前的输入无关；或者或者根本就不存在独立设置的输出，而以电路的状态直接作为输出根本就不存在独立设置的输出，而以电路的状态直接作为输出。CP0J0K0Q00QCP1J1K1Q11QCP2J2K2Q22QCP&1&6.2 6.2 时序逻辑电路的分析时序逻辑电路的分析6.2.1 6.2.1 分析步骤分析步骤 根据逻辑图根据逻辑图出时序电路的出时序电路的输出方程输出方程和各触发器的和各触发器的激激励方程励方程。 根据已根据已

8、求求出的激励方程和所用触发器的特征方程，出的激励方程和所用触发器的特征方程， 获得时序电路的获得时序电路的状态方程状态方程。 根据时序电路的状态方程和输出方程，根据时序电路的状态方程和输出方程， 建立建立状态转状态转移表移表， 进而进而画出状态图画出状态图和波形图。和波形图。 分析电路的分析电路的逻辑功能逻辑功能, ,检查自启动检查自启动. .电路图电路图时钟方程、时钟方程、驱动方程和驱动方程和输出方程输出方程状态方程状态方程状态图、状态图、状态表或状态表或时序图时序图判断电路判断电路逻辑功能逻辑功能1235计算计算46.2.1 6.2.1 分析步骤分析步骤 nnQQZ13nnnnnnnnnQ

9、KQQJQKQQJQQKQJ2312332132231n231 Q 输出方程：输出方程：输出仅与电路现态有关，为摩尔输出仅与电路现态有关，为摩尔型时序电路。型时序电路。驱动方程：驱动方程：1写写方方程程式式6.2.1 6.2.1 同步时序电路分析步骤同步时序电路分析步骤 注意：都是注意：都是现态的函数现态的函数2 2求状态方程求状态方程JKJK触发器的特性方程：触发器的特性方程：nnnQKQJQ1将将各触发器的驱动方程代入各触发器的驱动方程代入，即得电路的状态方程：，即得电路的状态方程：nnnnnnnnnnnnnnnnnnnnnnnQQQQQKQJQQQQQQQKQJQQQQQQQKQJQ3n

10、2312333313232132222121231n23111111Q Q 6.2.1 6.2.1 同步时序电路分析步骤同步时序电路分析步骤 3计计算算状状态态表表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 1 00 1 00 0 00 0 01 0 11 0 0000001016.2.1 6.2.1 同步时序电路分析步骤同步时序电路分析步骤 4画状态图、时序图画状态图、时序图6.2.1 6.2.1 同步时序电路分析步骤同步时序电路分析步骤 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10

11、1 11 1 00 1 00 0 00 0 01 0 11 0 0000001014画状态图、时序图画状态图、时序图6.2.1 6.2.1 同步时序电路分析步骤同步时序电路分析步骤 5电路功能电路功能在时钟脉冲在时钟脉冲CPCP的作用下，的作用下， 6 6个个有效有效状态循环，状态循环，即：即：000001011010110101000000001011010110101000所以这是一个六进制同步计数器。当对第所以这是一个六进制同步计数器。当对第6 6个个脉冲计数时，计数器又重新从脉冲计数时，计数器又重新从000000开始计数，开始计数，并产生输出并产生输出Z Z1 1。 可以自启动可以自启

12、动。输出方程：输出方程：梅里型时序电路梅里型时序电路驱动方程：驱动方程：1写写方方程程式式6.2.1 6.2.1 同步时序电路分析步骤同步时序电路分析步骤 注意：都是现态的函数注意：都是现态的函数nQXKJKJ01100 1 2 2求状态方程求状态方程JKJK触发器的特性方程：触发器的特性方程：nnnQKQJQ1将将各触发器的驱动方程代入各触发器的驱动方程代入，即得电路的状态方程：，即得电路的状态方程：6.2.1 6.2.1 同步时序电路分析步骤同步时序电路分析步骤 3计算状态表计算状态表6.2.1 6.2.1 同步时序电路分析步骤同步时序电路分析步骤 4画状态图、时序图画状态图、时序图5电路

13、功能电路功能2 2位二进制同步可逆计数器位二进制同步可逆计数器一、数码寄存器（一、数码寄存器（存放二进制数码的电路存放二进制数码的电路）（用四块D触发器构成） 若输入：若输入：1 0 0 11 0 0 10 0 0 00 0 0 01 1、电路结构、电路结构 存入：存入： 1 0 0 1 1 0 0 1 2 2、工作原理、工作原理存数指令CPQ0Q1Q2Q3D0D1D2D31DR1DR1DR1DRRD6.2.2 6.2.2 寄存器、移位寄存器寄存器、移位寄存器二、单向二、单向移位寄存器移位寄存器1、左左移位移位电路组成电路组成（从（从Q Q3 向向Q Q0移移)Q Q0 0端是端是串行输出端；

14、串行输出端；D DILIL是左移数据是左移数据输入端；输入端；1D1DC1C1FFDFFDQ Q3 31D1DC1C1FFCFFCQ Q2 21D1DC1C1FFBFFBQ Q1 11D1DC1C1FFAFFAQ Q0 0CPCPD DILILQ Q0 0Q Q1 1Q Q2 2Q Q3 3 端是端是并行输出端。并行输出端。CPCPCPCPCP3210innnDDQDQDQD3322110、innnnnnnDQQQQQQ时钟方程：时钟方程：驱动方程：驱动方程：状态方程：状态方程：2 2、工作过程、工作过程例如：要移入例如：要移入D D0 0D D1 1D D2 2D

15、D3 3左移状态表左移状态表Q Q0 0 Q Q1 1 Q Q2 2 Q Q3 3 D DILIL CP CP顺序顺序X X X X X X D D0 0 X X X X D D0 0 D D1 1X X D D0 0 D D1 1 D D2 2D D0 0 D D1 1 D D2 2 D D3 3 4 4个个CPCP过后，过后，D D0 0D D1 1D D2 2D D3 3移入移入D D0 01 1D D1 12 2D D2 23 3D D3 34 41D1DC1C1FFDFFDQ Q3 31D1DC1C1FFCFFCQ Q2 21D1DC1C1FFBFFBQ Q1 11D1DC1C1FF

16、AFFAQ Q0 0CPCPD DILIL二、单向二、单向移位寄存器移位寄存器单向移位寄存器具有以下主要特点：单向移位寄存器具有以下主要特点：（1 1）单向移位寄存器中的数码，在）单向移位寄存器中的数码，在CPCP脉冲操作下，可以脉冲操作下，可以依次右移或左移。依次右移或左移。（2 2）n n位单向移位寄存器可以寄存位单向移位寄存器可以寄存n n位二进制代码。位二进制代码。n n个个CPCP脉冲即可完成串行输入工作，此后可从脉冲即可完成串行输入工作，此后可从Q Q0 0Q Qn-n-1 1端获得端获得并行的并行的n n位二进制数码，再用位二进制数码，再用n n个个CPCP脉冲又可实现串行输脉冲

17、又可实现串行输出操作。出操作。（3 3）若串行输入端状态为）若串行输入端状态为0 0，则，则n n个个CPCP脉冲后，寄存器便脉冲后，寄存器便被清零。被清零。二、单向二、单向移位寄存器移位寄存器M=1M=1时右移时右移M=0M=0时左移时左移三、双向移位寄存器三、双向移位寄存器四、应用四、应用(1)(1)串并转换串并转换注意：注意：移存脉冲与代码码元同步移存脉冲与代码码元同步并行输出脉冲在并行输出脉冲在5 5个移存脉冲后出现，个移存脉冲后出现，且和其出现时间错开且和其出现时间错开四、应用四、应用(2)(2)并串转换并串转换工作过程：工作过程：清零清零并行取样并行取样移位移位取样取样四、应用四、

18、应用(2)(2)并串转换并串转换注意：并行取样脉冲与移存脉冲的频率关系注意：并行取样脉冲与移存脉冲的频率关系四、应用四、应用(3)(3)节拍延迟节拍延迟(4)(4)其它其它五、集成移位寄存器五、集成移位寄存器74LS195/194功能表：功能表：74LS19574LS195五、集成移位寄存器五、集成移位寄存器74LS195/19474LS19574LS195应用应用五、集成移位寄存器五、集成移位寄存器74LS195/194功能表：功能表：74LS19474LS194五、集成移位寄存器五、集成移位寄存器74LS195/194功能表：功能表：CR MCR M1 1 M M0 0 工作状态工作状态

19、0 x x 0 x x 清零清零 1 0 0 1 0 0 保持保持 1 0 1 1 0 1 右移右移( (向向Q Q3 3移移) )1 1 1 1 1 1 并行输入并行输入1 1 0 1 1 0 左移左移( (向向Q Q0 0移移) )1 10 10 11 11 1 1 11 11 1 11 1 11 1 1 11 1 1 11 12 23 34 4问题：问题：4 4个个CPCP后，为什么后，为什么向向右右移入了移入了4 4个个1 1 ? ?向右移举例：向右移举例：1 1要想只将一个要想只将一个1 1右移，右移，操作过程见上：操作过程见上：1 1 0 0 1 1 0 0 0 0 1 1 0 0

20、 0 0 0 0 1 10 0Q Q0 0 Q Q1 1 Q Q2 2 Q Q3 3CPCPM M1 1M M0 074LS19474LS194CRCRD D0 0 D D1 1 D D2 2 D D3 3D DSRSRD DSLSL1 12 23 34 4Q Q0 0 Q Q1 1 Q Q2 2 Q Q3 3CPCPM M1 1M M0 074LS19474LS194CRCRD D0 0 D D1 1 D D2 2 D D3 3D DSRSRD DSLSL五、集成移位寄存器五、集成移位寄存器74LS195/1940 10 11 16.2.36.2.3同步计数器同步计数器计数器计数器同步同步异

21、步异步二进制二进制十进制十进制任意进制任意进制二进制二进制十进制十进制任意进制任意进制加法，减法，可逆加法，减法，可逆加法，减法，可逆加法，减法，可逆加法计数器：随加法计数器：随cpcp的输入，电路递增计数的输入，电路递增计数减法计数器：随减法计数器：随cpcp的输入，电路递减计数的输入，电路递减计数可逆计数器：随可逆计数器：随cpcp的输入，电路可增可减计数的输入，电路可增可减计数在数字电路中，能够记忆输入脉冲个数的电路称为计数器。在数字电路中，能够记忆输入脉冲个数的电路称为计数器。( (一一) ) 同步二进制计数器同步二进制计数器1 1、同步二进制加法计数器、同步二进制加法计数器T T1

22、1=1=1；T T2 2=Q=Q1 1；T T3 3=Q=Q2 2Q Q1 1；T T4 4=Q=Q3 3Q Q2 2Q Q1 1Z=QZ=Q4 4Q Q3 3Q Q2 2Q Q1 1(2) (2) 驱动方程驱动方程(1) (1) 输出方程输出方程6.2.36.2.3同步计数器同步计数器已知：已知：T1=1T2=Q1T3=Q2Q1T4=Q3Q2Q1Z=Q4Q3Q2Q1(3)时序波形图时序波形图Q1tQ2tQ3tQ4t1 2 3 4 5 67 8 910 11 1213 14 1516CPtZt(4) 状态转换情况状态转换情况（在波形图上读）000000010010001101001110111

23、110000( (一一) ) 同步二进制计数器同步二进制计数器表表6-2-6 二进制加法计数器状态表二进制加法计数器状态表 (5) (5) 分析功能分析功能这是十六进制计数器这是十六进制计数器( (也是四位二进制加法计数器也是四位二进制加法计数器) )Q Q 2 2、Q Q 3 3、Q Q 4 4 端分别为四分频、八分频和十六分频端。端分别为四分频、八分频和十六分频端。Q Q1 1端为二分频端。端为二分频端。则，则，Q Q1 1端输出脉冲的频率为端输出脉冲的频率为1 1/ /2 2f f 若若CPCP的频率为的频率为f f 计数器的另一个作用是分频：计数器的另一个作用是分频：同理：同理：( (

24、一一) ) 同步二进制计数器同步二进制计数器C PQ0Q1Q2C时时序序图图FF0每输入一个时钟脉每输入一个时钟脉冲翻转一次冲翻转一次FF1在在Q0=1时，在下一个时，在下一个CP触发沿到来时翻转。触发沿到来时翻转。FF2在在Q0=Q1=1时，在下一个时，在下一个CP触发沿到来时翻转。触发沿到来时翻转。100 KJnQKJ011nnQQKJ01222、 二进制加法计数规律以及电路连接规律二进制加法计数规律以及电路连接规律nnnnnnnnnnnQQQQKJQQKJQKJKJ0132110122011001推广到推广到n位二位二进制同进制同步加法步加法计数器计数器驱动方程驱动方程输出方程输出方程n

25、nnnnnQQQQC0121( (一一) ) 同步二进制计数器同步二进制计数器CPQ0Q1Q2B时序图FF0每输入一个时钟脉每输入一个时钟脉冲翻转一次冲翻转一次FF1在在Q0=0时，在下一个时，在下一个CP触发沿到来时翻转。触发沿到来时翻转。FF2在在Q0=Q1=0时，在下一个时，在下一个CP触发沿到来时翻转。触发沿到来时翻转。100 KJnQKJ011nnQQKJ01223、 二进制减法计数规律以及电路连接规律二进制减法计数规律以及电路连接规律Q0Q0 B1FF0 FF1 FF2CPQ1Q1Q2Q21J C11K 1J C1 1K1J C11K&电路图电路图由于没有无由于没有无效状态

26、，电效状态，电路能自启动。路能自启动。nnnnnnnnnnnQQQQKJQQKJQKJKJ0132110122011001推广到推广到n位二位二进制同进制同步减法步减法计数器计数器驱动方程驱动方程输出方程输出方程nnnnnnQQQQB0121( (一一) ) 同步二进制计数器同步二进制计数器4 4、二进制同步可逆计数器、二进制同步可逆计数器( (二二) ) 同步二同步二-十进制加法计数器十进制加法计数器（1）驱动方程：）驱动方程：11J11KnnQQJ142nQK12nnQQJ123nnQQK123nnnQQQJ1234n14QK 将各驱动方程代入将各驱动方程代入JKJK触发器的特性方程，得各

27、触发器的次态方触发器的特性方程，得各触发器的次态方程：程：（2）状态方程：）状态方程：JK触发器的特性方程：触发器的特性方程：nnnQKQJQ1nnnnQQKQJQ1111111nnnnnnnnQQQQQQKQJQ21214222212nnnnnnnnnQQQQQQQKQJQ312312323313nnnnnnnnnQQQQQQQKQJQ414123444414( (二二) ) 同步二同步二-十进制加法计数器十进制加法计数器（3 3）状态表）状态表 设初态为设初态为Q4 4Q3 3Q2 2Q1 1=0000=0000( (二二) ) 同步二同步二-十进制加法计数器十进制加法计数器（4 4）状态

28、图及）状态图及时序图时序图2310QQQ Q0000100001000011000100101001010101100111CPQ0Q1Q2Q312345678910( (二二) ) 同步二同步二-十进制加法计数器十进制加法计数器（5 5）检查电路能否自启动）检查电路能否自启动 该计数器能够自启动。该计数器能够自启动。 由于电路中有由于电路中有4 4个触发器，它们的状态组合共有个触发器，它们的状态组合共有1616种。种。在在8421BCD8421BCD码计数器中只用了码计数器中只用了1010种，称为种，称为有效状态有效状态。其余其余6 6种状态称为种状态称为无效状态无效状态。( (二二) )同

29、步二同步二-十进制加法计数器十进制加法计数器1 1、集成四位二进制加法计数器、集成四位二进制加法计数器74LS16174LS161Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0COCOCPCPCTCTP PCTCTT T74LS16174LS161CRCRLDLD D D3 3 D D2 2 D D1 1 D D0 0逻辑符号逻辑符号CPCP：时钟输入端：时钟输入端CTCTP P、CTCTT T：计数功能：计数功能COCO：进位输出端：进位输出端CRCR：复位端：复位端LDLD：预置数的控制端：预置数的控制端D D3 3D D2 2D D1 1D D0 0：预置数的输入端：预置数的输入

30、端( (三三) )集成同步计数器集成同步计数器功能表：功能表：1 1、集成四位二进制加法计数器、集成四位二进制加法计数器74LS16174LS1611 10 0 0 00 0 0 0CRCR 端端 L LD D 端功能的区别：端功能的区别：0 0Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0C CCPCPEPEPETET74LS16174LS161R RD DLDLD D D3 3 D D2 2 D D1 1 D D0 0X X X XX X X X0 01 1Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0C CCPCPEPEPETET74LS16174LS161R RD DL

31、DLD D D3 3 D D2 2 D D1 1 D D0 0X X X XX X X XX X X XX X X X0 0例如：例如：0 0 1 10 0 1 10 0 1 10 0 1 11 1、集成四位二进制加法计数器、集成四位二进制加法计数器74LS16174LS161扩展：扩展：1 1、集成四位二进制加法计数器、集成四位二进制加法计数器74LS16174LS1612 2、 集成同步十进制计数器集成同步十进制计数器74LS16074LS160集成同步十进制加法计数器有集成同步十进制加法计数器有74LS16074LS160。电路框图、功能表。电路框图、功能表和和74LS16174LS16

32、1相同，但输出只有相同，但输出只有00000000- -10011001十个稳定状态。十个稳定状态。进位输出函数进位输出函数C C= =Q Q3 3Q Q0 0状态转换如下状态转换如下00000000000100010010001000110011010001000101010101100110011101111000100010011001101010101011101111101110111111111100110011011101C=QC=Q3 3Q Q0 0=1=13 3、可逆计数器、可逆计数器74LS191/19074LS191/190逻辑符号逻辑符号集成同步十进制可逆计数器有集成同

33、步十进制可逆计数器有74LS19074LS190。 电路框图、电路框图、功能表和功能表和74LS19174LS191相同。相同。Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0CPCP74LS19174LS191LDLD D D3 3 D D2 2 D D1 1 D D0 0U/DU/DCTCT功能表功能表1 1X X1 1X X保持保持0 0X XX X预置数预置数0 01 10 0加法计数加法计数0 01 11 1减法计数减法计数CPCPCTCTL LD DU/DU/D 工作状态工作状态X X4 4、双时钟可逆计数器、双时钟可逆计数器74LS193/19274LS193/192逻辑符

34、号逻辑符号集成同步十进制可逆计数器有集成同步十进制可逆计数器有74LS19274LS192。 电路框图、电路框图、功能表和功能表和74LS19374LS193相同。相同。Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0CPCPU U74LS19374LS193LDLD D D3 3 D D2 2 D D1 1 D D0 0CPCPD DCRCR功能表功能表X X1 1X XX X清零清零X X0 0X X预置数预置数1 10 01 1加法计数加法计数0 01 10 0减法计数减法计数CRCRLDLDCPCPU UCPCPD D工作状态工作状态0 06.2.46.2.4、异步计数器、异步计

35、数器1 1、异步二进制计数器、异步二进制计数器v构成：构成：tpdtpd1 1、异步二进制计数器、异步二进制计数器v时序图（以时序图（以3位为例）位为例）v计数状态计数状态 （在时序图上读）（在时序图上读）0 0CPCP0 0t t0 0Q Q0 0t t0 0Q Q1 1t t0 0Q Q2 2t t1 12 23 34 45 56 67 78 8(CP(CP1 1) ) (CP(CP2 2) ) tpdT触发器的触发沿连 接 规 律上 升 沿下 降 沿加 法 计 数1iiQCP1iiQCP减 法 计 数1iiQCP1iiQCP二进制异步计数器二进制异步计数器级间连接规律级间连接规律1 1、

36、异步二进制计数器、异步二进制计数器CP2 2= =Q1 1 （当（当FF1 1的的Q1 1由由1010时，时，Q2 2才可能改变状态。）才可能改变状态。）时钟方程：时钟方程： CP0 0= =CP （时钟脉冲源的下降沿触发。）（时钟脉冲源的下降沿触发。）CP1 1= =Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q1 1才可能改变状态。才可能改变状态。) )CP3 3= =Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q3 3才可能改变状态才可能改变状态) )2 2、异步十进制计数器、异步十进制计数器1J1KC12Q1QCPFF3R1KFF21JC1R1KFF1Q

37、1J0C1RR0FF1JC11KQ31CR计数脉冲清零脉冲QQQQ&驱动方程驱动方程：10J10KnQJ3111K12J12KnnQQJ12313K次态方程次态方程：nnnnQQKQJQ0000010nnnnnQQQKQJQ13111111nnnnQQKQJQ2222212nnnnnnQQQQKQJQ3123333132 2、异步十进制计数器、异步十进制计数器状态转换表 设初态为设初态为Q3Q2Q1Q0=00002 2、异步十进制计数器、异步十进制计数器3 3、异步二、异步二五五十进制计数十进制计数74LS29074LS290v 功能说明功能说明v 逻辑符号逻辑符号3 3、异步二、异步

38、二五五十进制计数十进制计数74LS29074LS290CP0CP1Q3Q2Q1Q0R01R02S91S9274LS290v 用作十进制时的连线用作十进制时的连线CPCP0 0CPCP1 1Q Q3 3Q Q2 2Q Q1 1Q Q0 0R R0101R R0202S S9292S S919174LS29074LS2903 3、异步二、异步二五五十进制计数十进制计数74LS29074LS290CPCP1 1CPCP0 0Q Q0 0Q Q1 1Q Q2 2Q Q3 3R R0101R R0202S S9292S S919174LS29074LS290CPCPCPCP8421BCD8421BCD计

39、数器计数器5421BCD5421BCD计数器计数器6.3 6.3 时序逻辑电路设计时序逻辑电路设计 6.3.16.3.1同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤1 1、逻辑抽象：得出电路的、逻辑抽象：得出电路的状态转换图状态转换图或或状态转换表状态转换表2 2、状态分配、状态分配, ,选定触发器选定触发器3 3、 求出电路的求出电路的状态方程、状态方程、 驱动方程和输出方程。驱动方程和输出方程。5 5、根据驱动方程和输出方程画出逻辑图、根据驱动方程和输出方程画出逻辑图4 4、检查电路能否自启动。、检查电路能否自启动。例例6-1 6-1 ：设计一个串行数据检测器，当输入序列中

40、连续输设计一个串行数据检测器，当输入序列中连续输入入4 4个个1 1时，电路输出时，电路输出1 1，其它输入情况下，电路输出，其它输入情况下，电路输出0 0。1 1、进行逻辑抽象、进行逻辑抽象令输入变量为令输入变量为X X，输入后的状态为，输入后的状态为S S：输入输入 X X状态状态S S没有输入没有输入1 1 以前以前输入一个输入一个1 1连续输入两个连续输入两个1 1S S2 2连续输入三个连续输入三个1 1S S3 3S S0 0S S1 1 6.3.1 6.3.1同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤2 2、给状态编码、给状态编码1 1）确定触发器的位数）确定触

41、发器的位数2 2）编码）编码可选：可选：两位触发器的输出两位触发器的输出Q Q2 2Q Q1 1有有0000、0101、1010、11 11 四种状态，四种状态，000001011111S S0 0（编码）（编码）（状态）（状态）S S1 1S S2 2代表：代表：由于状态数由于状态数M=4 M=4 ，所以所以, ,用两位触发器。用两位触发器。1010S S3 3 6.3.1 6.3.1同步时序逻辑电路设计的一般步骤同步时序逻辑电路设计的一般步骤00011011Q2Q1X/Y1/00/01/01/11/00/00/00/0电路的状态转换图电路的状态转换图 6.3.1 6.3.1同步时序逻辑电路

42、设计的一般步骤同步时序逻辑电路设计的一般步骤4 4、分解卡诺图，写状态方程、分解卡诺图，写状态方程Q2n+1= XQ1+XQ23 3、填次态、填次态/ /输出卡诺图输出卡诺图Q1n+1= XQ2Y = XQ2Q100/000/000/000/001/0 11/0 10/0 10/1 00 01 11 10XQ2Q1010 0 0 00 1 1 100 01 11 10Q2Q1Q2n+1X010 0 0 01 1 0 000 01 11 10Q2Q1Q1n+1X010 0 0 00 0 0 100 01 11 10Q1Q0XY01Sn+1/y卡诺图卡诺图 6.3.1 6.3.1同步时序逻辑电路设

43、计的一般步骤同步时序逻辑电路设计的一般步骤5 5、确定触发器类型，写驱动方程和输出方程。、确定触发器类型，写驱动方程和输出方程。用用JKJK触发器，则状态方程化为：触发器，则状态方程化为：Q Q2 2n+1n+1= (XQ= (XQ1 1) )Q Q2 2+X+XQ Q1 1驱动方程：驱动方程：J J2 2 = XQ = XQ1 1 ，K K2 2 = X = X输出方程输出方程 ： 6 6、根据驱动方程和输出方程画逻辑图、根据驱动方程和输出方程画逻辑图Q Q1 1n+1n+1= (XQ= (XQ2 2) )（Q Q1 1+ +Q Q1 1） 6.3.1 6.3.1同步时序逻辑电路设计的一般步

44、骤同步时序逻辑电路设计的一般步骤J J1 1 = XQ = XQ2 2 ，K K1 1 = XQ = XQ2 2Y = XQ2Q16.3.2 6.3.2 同步计数器的设计同步计数器的设计要求要求 ：1 1）用小规模集成电路（触发器和门电路）设计。）用小规模集成电路（触发器和门电路）设计。2 2）计数器应能自启动）计数器应能自启动3 3）电路应力求简单）电路应力求简单例例 6-6:6-6:设计一个六进制计数器设计一个六进制计数器1.1.状态图状态图6.3.2 6.3.2 同步计数器的设计同步计数器的设计选择移存型编码选择移存型编码000-001-011-111-110-100000-001-01

45、1-111-110-1002.2.状态编码状态编码3.3.求状态、输出方程求状态、输出方程4.4.检查自启动、修改设计检查自启动、修改设计6.3.2 6.3.2 同步计数器的设计同步计数器的设计选择选择D D触发器触发器4.4.选择触发器、求驱动方程选择触发器、求驱动方程5.5.画图画图6.3.2 6.3.2 同步计数器的设计同步计数器的设计例例6-76-71.1.状态图状态图2.2.状态编码状态编码3.3.求状态、输出方程求状态、输出方程10110100000111101011010000011110101101000001111010110100000111106.3.2 6.3.2 同步

46、计数器的设计同步计数器的设计例例6-76-7选择选择JKJK触发器触发器4.4.选择触发器、求驱动方程选择触发器、求驱动方程5.5.画图画图6.3.36.3.3异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法 异步时序电路的设计要求各触发器的时钟方程。异步时序电路的设计要求各触发器的时钟方程。（1 1）根据设计要求，列出原始状态转移图）根据设计要求，列出原始状态转移图; ;（2 2）进行状态编码后，列出状态转换表）进行状态编码后，列出状态转换表; ;（3 3）选择各触发器的时钟方程，即为各触发器选择时钟信号。）选择各触发器的时钟方程，即为各触发器选择时钟信号。为触发器选择时钟信号的原则是：

47、为触发器选择时钟信号的原则是：触发器状态需要翻转时，必须要有时钟信号。触发器状态需要翻转时，必须要有时钟信号。触发器状态不需翻转时，触发器状态不需翻转时，“多余的多余的” ” 时钟信号越少越时钟信号越少越好。好。（4 4）求状态方程和输出方程）求状态方程和输出方程, ,检查自启动检查自启动; ;注意注意: :无时钟脉冲时无时钟脉冲时, ,电路的状态做约束项处理电路的状态做约束项处理. .(5)(5)选择触发器选择触发器, ,求驱动方程求驱动方程; ;（6 6）画逻辑图。）画逻辑图。6.3.36.3.3异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法例例6-86-86.3.36.3.3异步时

48、序逻辑电路的设计方法异步时序逻辑电路的设计方法选时钟选时钟例例6-86-86.3.36.3.3异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法10110100000111101011010000011110101101000001111010110100000111101011010000011110约束项约束项自启动自启动6.3.36.3.3异步时序逻辑电路的设计方法异步时序逻辑电路的设计方法6.3.4 6.3.4 中规模计数器设计中规模计数器设计1.1.复位法复位法（1 1）异步清零法）异步清零法: : 异步清零法适用于具有异步清零端的集成计数器。异步清零法适用于具有异步清零端的集成计

49、数器。（一）（一） MN MN M N 的情况的情况（1 1）同步）同步/ /并行扩展并行扩展1 1、连接线路、连接线路Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0C CCPCPEPEPETET74LS16074LS160R RD DLDLDD D3 3 D D2 2 D D1 1 D D0 0Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0C CCPCPEPEPETET74LS16074LS160R RD DLDLDD D3 3 D D2 2 D D1 1 D D0 0CPCP1 1Y Y（1 1）（2 2）例例2 2试用两片试用两片74LS16074LS160构成百进制计数

50、器。构成百进制计数器。2 2、连接方式与特点、连接方式与特点1 1）异步）异步CPCP方式。低位的进位信号是高位的时钟。方式。低位的进位信号是高位的时钟。2 2）两片的）两片的EPEP、ETET恒为恒为1 1，都处于计数状态。，都处于计数状态。1 1、连接线路、连接线路为何用非门？为何用非门？Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0C CCPCPEPEPETET74LS16074LS160R RD DLDLDD D3 3 D D2 2 D D1 1 D D0 0CPCP1 1Y Y（1 1）（2 2）Q Q3 3 Q Q2 2 Q Q1 1 Q Q0 0C CCPCPEPEPET

51、ET74LS16074LS160R RD DLDLDD D3 3 D D2 2 D D1 1 D D0 01 1（2 2）异步）异步/ /串行扩展串行扩展例例3 3试用两片试用两片74LS29074LS290构成百进制计数器。构成百进制计数器。（2 2）异步）异步/ /串行扩展串行扩展CPCP0 0CPCP1 1Q Q3 3Q Q2 2Q Q1 1Q Q0 0R R0101R R0202S S9292S S919174LS29074LS290CPCPCPCP0 0CPCP1 1Q Q3 3Q Q2 2Q Q1 1Q Q0 0R R0101R R0202S S9292S S919174LS290

52、74LS290（3 3）扩展）扩展+ +清零清零（3 3）扩展）扩展+ +清零清零例：例： 用用7416074160组成组成4848进制计数器。进制计数器。（3 3）扩展）扩展+ +清零清零例：例： 用用7429074290组成组成4848进制计数器。进制计数器。CPCP0 0CPCP1 1Q Q3 3Q Q2 2Q Q1 1Q Q0 0R R0101R R0202S S9292S S919174LS29074LS290CPCPCPCP0 0CPCP1 1Q Q3 3Q Q2 2Q Q1 1Q Q0 0R R0101R R0202S S9292S S919174LS29074LS290例：例：

53、 用用7416074160组成组成2929进制计数器。进制计数器。将两芯片采用同步级联方式连接成将两芯片采用同步级联方式连接成100100进制计数器，进制计数器， 然后再用同步置零法组成了然后再用同步置零法组成了2929进制计数器。进制计数器。（4 4）扩展）扩展+ +置数置数（5 5）异步串接）异步串接M1M1M2M2( (三三) )移位寄存器型计数器移位寄存器型计数器一般结构：一般结构：1D1DC1C1FFFF1 1Q Q1 11D1DC1C1FFFF2 2Q Q2 21D1DC1C1FFFF3 3Q Q3 31D1DC1C1FFFF4 4Q Q4 4反反 馈馈 逻逻 辑辑 电电 路路D1

54、 1CPCP反馈函数：反馈函数：D1 = F（Q Q1，Q Q2， Q Qn）反馈函数不同，电路循环输出的状态也就不同。反馈函数不同，电路循环输出的状态也就不同。( (三三) )移位寄存器型计数器移位寄存器型计数器（1 1）环形计数器）环形计数器1 1、电路结构、电路结构2 2、反馈函数、反馈函数D1 = Q Qn 1D1DC1C1FFFF1 1Q Q1 11D1DC1C1FFFF2 2Q Q2 21D1DC1C1FFFF3 3Q Q3 31D1DC1C1FFFF4 4Q Q4 4D1 1CPCP3 3、状态转换图、状态转换图循环长度为循环长度为 n n=4 (=4 (n n是触发器的位数）是

55、触发器的位数）此电路不能自启动此电路不能自启动111011100111011111011101101110114 4、特点、特点译码型编码译码型编码（2 2）扭环形计数器）扭环形计数器1 1、电路结构、电路结构2 2、反馈函数、反馈函数3 3、状态转换图、状态转换图D1 = Q Qn （a)a)(b)(b)1D1DC1C1FFFF1 1Q Q1 11D1DC1C1FFFF2 2Q Q2 21D1DC1C1FFFF3 3Q Q3 31D1DC1C1FFFF4 4Q Q4 4D1 1CPCP000000001000100000010001111011101100110011111111001100

56、11011101111010101011011101010001001011101101100110010101011001100100100010若取若取(a)(a)为有效循环，则为有效循环，则(b)(b)为无效循环。为无效循环。 （2 2）扭环形计数器）扭环形计数器循环长度为循环长度为2 2n n 电路每次状态转换时，只有一位触发器改电路每次状态转换时，只有一位触发器改变状态，因而将电路状态译码时不会产生竞变状态，因而将电路状态译码时不会产生竞争争冒险现象。冒险现象。此电路不能自启动此电路不能自启动000000001000100000010001111011101100110011111111001100110111011