(完整版)以太网接口分析

1、以太网相关接口包括：MII/RMII/SMII 以及 GMII/RGMII/SGMII 接口MII 接口MII 接口提供了MAC 与 PHY之间、 PHY与 STA(Station Management) 之间的互联技术，该接口支持MII10Mb/s 与接口可分为100Mb/s 的数据传输速率，数据传输的位宽为MAC 模式和 PHY模式，一般说来MAC 和4 位。PHY对接，但是MAC 和MAC也是可以对接的。以前的 10M 的 MAC 层芯片和物理层芯片之间传送数据是通过一根数据线来进行的，其时钟是 10M ，在 100M 中，如果也用一根数据线来传送的话，时钟需要100M ，这会带来一些问

2、题，所以定义了MII 接口，它是用 4 根数据线来传送数据的，这样在传送100M 数据时，时钟就会由100M 降低为 25M ，而在传送10M 数据时，时钟会降低到2.5M ，这样就实现了10M 和 100M 的兼容。MII 接口主要包括四个部分。一是从MAC 层到物理层的发送数据接口，二是从物理层到 MAC 层的接收数据接口，三是从物理层到MAC 层的状态指示信号，四是MAC 层和物理层之间传送控制和状态信息的MDIO 接口。MII 接口的 MAC 模式定义：MII 接口 PHY模式定义：MDIO 接口包括两根信号线： MDC 和 MDIO ，通过它， MAC 层芯片（或其它控制芯片）可以访

3、问物理层芯片的寄存器 （前面 100M 物理层芯片中介绍的寄存器组， 但不仅限于 100M 物理层芯片， 10M 物理层芯片也可以拥有这些寄存器） ，并通过这些寄存器来对物理层芯片进行控制和管理。MDIO 管理接口如下：MDC：管理接口的时钟，它是一个非周期信号，信号的最小周期（实际是正电平时间和负电平时间之和）为 400ns，最小正电平时间和负电平时间为 160ns，最大的正负电平时间无限制。它与 TX_CLK和 RX_CLK无任何关系。MDIO 是一根双向的数据线。用来传送MAC 层的控制信息和物理层的状态信息。RMII 接口MII 接口也有一些不足之处，主要是其接口信号线很多，发送和接收

4、和指示接口有14根数据线 (不包括 MDIO 接口的信号线，因为其被所有MII 接口所共享 )，当交换芯片的端口数据较多时， 会造成芯片的管脚数目很多的问题，这给芯片的设计和单板的设计都带来了一定的问题。为了解决这些问题，人们设计了两种新的MII 接口，它们是 RMII 接口 (Reduced MII接口 )和 SMII 接口 (StreamMII 接口 )。这两种接口都减少了MII 接口的数据线， 不过它们一般只用在以太网交换机的交换MAC芯片和多口物理层芯片中，而很少用于单口的MAC 层芯片和物理层芯片中。RMII 接口和 SMII接口都可以用于 10M 以太网和 100M 以太网，但不可

5、能用于 1000M 以太网，因为此时时钟频率太高，不可能实现。从图中可以看到，RMII 接口相对于MII 接口减少了一半的连接线只有8 根接口线。TXD1:0：数据发送信号线，数据位宽为2，是 MII 接口的一半；RXD1:0：数据接收信号线，数据位宽为2，是 MII 接口的一半；TX_EN(Transmit Enable)：数据发送使能信号，与MII 接口中的该信号线功能一样；RX_ER(Receive Error)：数据接收错误提示信号，与MII 接口中的该信号线功能一样；CLK_REF：是由外部时钟源提供的50MHz 参考时钟，与 MII 接口不同， MII 接口中的接收时钟和发送时钟是

6、分开的，而且都是由PHY芯片提供给 MAC 芯片的。这里需要注意的是，由于数据接收时钟是由外部晶振提供而不是由载波信号提取的，所以在PHY 层芯片内的数据接收部分需要设计一个FIFO，用来协调两个不同的时钟 ,在发送接收的数据时提供缓冲。 PHY层芯片的发送部分则不需要FIFO，它直接将接收到的数据发送到MAC 就可以了。CRS_DV：此信号是由 MII 接口中的 RX_DV和 CRS两个信号合并而成。 当介质不空闲时， CRS_DV和 RE_CLK相异步的方式给出。当CRS比 RX_DV 早结束时 (即载波消失而队列中还有数据要传输时 )，就会出现 CRS_DV在半位元组的边界以25MHz/

7、2.5MHz的频率在 0、 1 之间的来回切换。因此， MAC 能够从 CRS_DV中精确的恢复出 RX_DV和 CRS。在 100Mbps 速率时， TX/RX 每个时钟周期采样一个数据；在10Mbps 速率时， TX/RX 每隔 10个周期采样一个数据，因而TX/RX 数据需要在数据线上保留10个周期，相当于一个数据发送10次。当 PHY层芯片收到有效的载波信号后， CRS_DV信号变为有效， 此时如果 FIFO中还没有数据，则它会发送出全 0 的数据给 MAC，然后当 FIFO 中填入有效的数据帧，数据帧的开头是“101010 -”交叉的前导码，当数据中出现“01”的比特时，代表正式数据

8、传输开始，MAC芯片检测到这一变化，从而开始接收数据。当外部载波信号消失后，CRS_DV会变为无效，但如果FIFO 中还有数据要发送时，CRS_DV在下一周期又会变为有效，然后再无效再有效，直到FIFO 中数据发送完为止。在接收过程中如果出现无效的载波信号或者无效的数据编码，则RX_ER 会变为有效，表示物理层芯片接收出错。SMII 接口SMII 即 Serial MII，串行 MII的意思，跟 RMII 相比，连线进一步减少到4 根；TXD：发送数据信号，位宽为1；RXD：接收数据信号，位宽为1；SYNC：收发数据同步信号，每10个时钟周期置1 次高电平，指示同步。CLK_REF：所有端口共

9、用的一个参考时钟， 频率为 125MHz，为什么 100Mbps 速率要用 125MHz 时钟？因为在每 8 位数据中会插入 2 位控制信号，请看下面介绍。TXD/RXD 以 10 比特为一组，以SYNC为高电平来指示一组数据的开始，在SYNC变高后的10 个时钟周期内，TXD 上依次输出的数据是：TXD7:0、TX_EN、 TX_ER，控制信号的含义与MII 接口中的相同；RXD 上依次输出的数据是：RXD7:0、RX_DV、CRS， RXD7:0的含义与RX_DV有关，当 RX_DV为有效时 (高电平 )，RXD7:0上传输的是物理层接收的数据。当RX_DV为无效时 (低电平 )， RXD

10、7:0上传输的是物理层的状态信息数据。GMII 接口与MII接口相比， GMII的数据宽度由4 位变为8 位，GMII接口中的控制信号如TX_ER、TX_EN、RX_ER、RX_DV、CRS和 COL的作用同MII 接口中的一样，发送参考时钟GTX_CLK和接收参考时钟RX_CLK的频率均为125MHz(1000Mbps/8=125MHz) 。在这里有一点需要特别说明下，那就是发送参考时钟GTX_CLK，它和MII 接口中的TX_CLK是不同的，MII 接口中的 TX_CLK是由 PHY芯片提供给MAC 芯片的，而 GMII 接口中的 GTX_CLK是由 MAC 芯片提供给PHY芯片的。两者方

11、向不一样。在实际应用中，绝大多数GMII 接口都是兼容MII 接口的，所以，一般的GMII 接口都有两个发送参考时钟：TX_CLK和 GTX_CLK(两者的方向是不一样的，前面已经说过了)，在用作MII模式时，使用TX_CLK和 8 根数据线中的4 根。RGMII 接口RGMII 即 Reduced GMII，是 GMII 的简化版本，将接口信号线数量从24 根减少到14 根(COL/CRS端口状态指示信号，这里没有画出)，时钟频率仍旧为125MHz ，TX/RX 数据宽度从8 为变为 4 位，为了保持1000Mbps 的传输速率不变，RGMII 接口在时钟的上升沿和下降沿都采样数据。在参考时

12、钟的上升沿发送GMII 接口中的TXD3:0/RXD3:0 ，在参考时钟的下降沿发送 GMII 接口中的 TXD7:4/RXD7:4 。RGMI 同时也兼容 100Mbps 和 10Mbps 两种速率，此时参考时钟速率分别为 25MHz 和 2.5MHz。TX_EN信号线上传送TX_EN和 TX_ER两种信息，在TX_CLK的上升沿发送TX_EN，下降沿发送 TX_ER；同样的， RX_DV信号线上也传送 RX_DV和 RX_ER两种信息，在 RX_CLK的上升沿发送 RX_DV，下降沿发送 RX_ER。SGMII 接口SGMII 即Serial GMII，串行GMII，收发各一对差分信号线，时钟频率625MHz ，在时钟信号的上升沿和下降沿均采样，参考时钟RX_CLK由PHY提供，是可选的，主要用于MAC侧没有时钟的情况，一般情况下，RX_CLK不使用。收发都可以从数据中恢复出时钟。在 TXD 发送的串行数据中，每8 比特数据会插入TX_EN/TX_ER 两比特控制信息，同样，在RXD接收数据中，每8 比特数据会插入RX_DV/RX_ER两比特控制信息，所以总的数据速率为 1.25Gbps=625Mbps*2.其实，大多数 MAC 芯片的 SGMII 接口都可以配置成SerDes 接口 (在物理