通信综合实验报告

1、通信技术综合实验实验报告(2014)实验一 程控交换实验实验二 通信系统综合(2)实验三 有线通信实验实验四 无线通信实验注：（本次实验标题灰色）班级： 组员： 日期： 撰写人姓名： 撰写时间： 审查人姓名： A 组实验记录 实验名称通信系统综合实验（2）时间 2014 03 18地点 电子楼 姓名学号分工连接引脚、记录实验数据、实验报告整合1、 实验目的：1、了解通信综合实验中通话的简单过程。2、了解CVSD编码的规则。3、了解DSP的基本工作原理。4、掌握A/D、D/A转换的基本原理。5、掌握调制、解调的基本原理。二、实验内容： 对通话过程中的各个模块进行测试，记录测试点波形并分析所得实验

2、数据。下面是通话过程中各个模块的基本工作原理介绍：1.1 CVSD编译码电路CVSD编译码电路在JH50014通信原理实验系统的CVSD编译码模块中。CVSD编译码功能分别由CVSD发送模块和CVSD译码模块模块完成。CVSD编码模块将模拟信号进行CVSD编码，转换为数字信号在信道上进行传输。CVSD译码模块将信道上接收到的码字信号进行CVSD译码处理，还原出模拟信号。CVSD编译码器使用了莫托洛拉公司生产的大规模集成电路MC34115芯片，该芯片可用于编码器，又可用作解码器。CVSD编译码器电路组成框图参见图2.4.1所示：U802A放大器U801CVSD编码器U901CVSD译码器U902

3、A放大器来自接口模块1到接口模块2来自解调器到调制器图2.4.1 CVSD编译码模块CVSD发送模块电原理图见图2.4.2。CVSD发送模块主要由U801(MC34115)、U802(TL082)、本地译码器、音节滤波器和非线性网络组成。（1） 输入信号选择：跳线开关K801是用于选择正常的发送话音信号还是测试信号，当K801置于1_2时（左端），选择来自用户1接口模块；当K801置于2_3时（右端）选择外部的测试信号，外部测试信号主要用于测试CVSD的编译码特性。（2） 输入缓冲：外部输入的话音信号经U802A缓冲放大之后，送U801的1脚进行CVSD话音编码（CLKT_Data为32KHz

4、的编码时钟）；（3） 编码输出：CVSD编码之后的数据经9脚输出（CVSD_ENOUT）。（4） 本地译码：R806、R807、R808、C805和C804组成的积分网络完成本地译码；TP803是恢复的模拟信号，该信号通过2脚送入比较器与输入信号进行比较。（5） 一致性脉冲检测输出：在TP804可以观测到连码一致性脉冲信号，R813、R814和C807构成音节滤波器，用于对连码一致性脉冲进行平滑，实现斜率连续可变的自适应增量调制。（6） 非线性网络：U802B、D801、D802和周围电阻组成非线性网络，使在大信号输入时，量化阶自适应地增加，提高CVSD编译码器的动态范围。在该模块中，各测试点

5、定义如下：1、 TP801：CVSD编码模拟信号输入2、 TP806：CVSD编码数据输出（32Kbps）CVSD译码模块主要由U901(MC34115)、U902(TL082)、音节滤波器和非线性网络组成。信道上来的CVSD码字信号或CVSD编码输出信号送入U901的13脚，进行CVSD译码处理（14脚为译码时钟），译码之后还原的模拟信号经U902A缓冲放大输出。本地译码器、音节滤波器和非线性网络的组成与编码器相同，其功能可参见编码器。CVSD接收模块各跳线开关功能如下：（1）跳线开关K901是用于选择译码数据：当K901设置1_2时（左端），送入CVSD译码模块的数据来自信道；当K901设

6、置2_3时（右端），送入CVSD译码模块的数据直接来自CVSD发送模块。（2）跳线开关K902是用于选择译码时钟：当K902设置1_2时（左端），译码时钟来自接收信道恢复的时钟信号；当K902设置2_3时（右端），译码时钟直接来自发送编码时钟。在该模块中，各测试点定义如下：1、TP905：CVSD译码模拟信号输出 1.2 DSP处理模块数字信号处理DSP技术是：高速数字信号处理器信号处理算法。随着数字化技术的不断发展，DSP技术将渗透到通信的每一个角落。特别在通信原理实验部分中，DSP技术是软件无线电的重要组成部分。同时随着高速、大规模FPGA芯片的出现赋予硬件平台可编程的特征，使通信原理实验

7、部分的设计更为通用、功能更加强大，且便于扩容和升级。因而，DSP+FPGA技术是通信产品发展的一个主要方向。在该通信原理实验部分中，采用了Ti在1999年上半推出的DSP处理芯片TMS320VC5402，该器件 内带16K字的程序与数据DRAM，功耗低，工作温度范围宽（可达工业级），内置Boot程序简化了用户硬件设计与成本，同时该器件也是Ti公司力推的产品之一，其价格较低，国内外采用其开发的产品也越来越多。在该通信原理实验部分中，还采用了Altera在1999年下半推出的EP1K30可编程器件，该器件通用性强，成本较低，特别适用于一般民用通信产品的开发。通过这两款器件实现了一个较为通用的通信原

8、理实验部分，在设计思想与电路组成方面都具有很好的可移植性，不仅对通信原理实验部分，对其它通信类产品的设计也具有很好的参考价值。DSP处理模块是由DSP处理器TMS320VC5402、FPGA 1K30、Q1900（FEC编译码器）等等来实现。U406（TMS320VC5402）、U402（29F040）、U403（CY7C199）、U404（CY7C199）组成了一个基本的DSP硬件系统，U406是TMS320VC5402的DSP处理芯片，所有的DSP软件与数据均在其内部RAM中，该芯片主要完成预定的设计算法，按这些要求完成对输入信号的处理。U402是DSP Boot的数据区，DSP需运行的程

9、序与运行过程中所需的数据存贮在U402中，DSP复位后其Boot程序从U402中读取相应程序与数据放入其内部RAM中，完成这些工作之后，其程序运行指针跳到其内部RAM执行DSP算法。在DSP信号处理模块中，一共设计了多种信号解调程序，对这些不同程序的选择是通过A16、A17、A18（这些信号线来自于FPGA初始化功能模块）来选择的，因而只有当FPGA初始化完成之后才能对DSP进行复位，由A16、A17、A18选择U402中的相应的解调程序。U402的片选信号MEMRD是FPGA芯片U401对EA15、DS、MEMSTRB、RWDSP译码所得。U403、U404是DSP的外部数据区，其地址对应于

10、0X4000H0X7FFF范围，在该通信原理实验部分平中，U403、U404没有使用。在DSP处理模块中，根据外部不同的设置来配置不同的数字信号处理程序。在DSP处理模块中，它一般完成以下功能：1. 匹配滤波；2. 位定时恢复；3. 载波恢复；4. 信号解调；5. 测试信号的输出；U405是FEC专用芯片，在发送支路中主要完成：扰码、差分编码、卷积编码等功能，其结构如图1.6-1所示：图1.6-1 U405（Q1900）发送支路结构框图在图1.6-1中，ENCINDATA表示输入数据，ENCINCLK表示编码输入时钟； ENCOUTDATAI、ENCOUTDATAQ分别表示编码之后的I、Q路数

11、据。ENCOUTCLK为编码输出时钟。在接收支路，U405主要完成Viterbi译码、差分译码、解扰码等功能，其内部结构如图1.6-2所示：图1.6- U405（Q1900）接收支路结构框图DSP通过并口（EA4，EA3，EA2，EA1，EA0）对U405进行初始化。U405在进行编码与译码时需要相应的同步输入时钟。OUTSYS是U405的译码同步指示信号，在同步状态时将处于正确的译码状态，否则处于错误的译码状态。当译码器处理同步状态时，OUTSYS保持低电平；当其处于失步状态时，OUTSYS有脉冲串输出。因而，OUTSYS是系统测试中的一个重要信号。在Q1900（FEC编译码器）中，主要完成

12、以下功能：1. 发扰码；2. 卷积编码器；3. Viterbi译码；4. 解相位模糊：例如在QPSK解调器中，解调器存在四种相位（00、900、1800、2700等，但其中只有00是正确的，这就称之为相位模糊（见第五章实验二QPSK解调基本原理）。在Viterbi译码器中，要将900、2700的相位进行纠正，这一过程称之为解相位模糊。对于00、1800的相位模糊主要通过后面的差分编译码器解决）。5. 解扰码；U401是FPGA芯片EP1K30，其主要实现以下功能：1. 与Q1900（FEC编译码器）接口：DSP解调之后的正交支路的数据送入U401中，经锁存之后FPGA输出：（Iin2，Iin1

13、，Iin0）、（Qin2，Qin1，Qin0），它们在时钟的推动下送入U405中；2. Nyquist成形滤波（即Nyquist升余弦滤波）：发端的码流与Nyquist升余弦的时域信号卷积（这实际上是通过查表实现），并将滤波之后的结果送入D/A器件中；3. D/A接口：成形之后的样点值由该接口输出。它由DA7，DA6，DA5，DA4，DA3，DA2，DA1，DA0 （D/A的样点值）与MODDACLK（D/A输入数据的时钟信号），MODDASPAB（同一个D/A芯片中有两个D/A模块，该信号是选择哪一个D/A通道，当该信号为低电平时选择A通道，为高电平时选择B通道）信号组成；4. A/D接口：

14、输出A/D所需的时钟信号CLK_4BTR（其一般为信道符号速率的4倍），读取I支路的读片选信号RDADI，读取Q支路的读片选信号RDADQ，以及完成A/D采样之后给DSP的中断信号INT0，DSP在接收到该信号之后，分别读取I、Q支路的A/D信号，并对该信号进行处理。5. 测试接口：三个D/A芯片（共六个D/A信道）共用测试数据总线，测试数据总线有TESTDA7，TESTDA6，TESTDA5，TESTDA4，TESTDA3，TESTDA2，TESTDA1，TESTDA0 （测试点值）组成。TESTDACS1，TESTDACLK1，TESTSPAB1用于对第一个D/A芯片（U501）的选择；T

15、ESTDACS2，TESTDACLK2，TESTSPAB2用于对第二个D/A芯片（U502）的选择；TESTDACS3，TESTDACLK3，TESTSPAB3用于对第三个D/A芯片（U503）的选择。对每个D/A芯片上三根信号线的含义同上。6. FEC同步（解相位模糊）：在OQPSK解调方式下，Q1900不能实现自同步功能，需外部对I与Q支路信号进行交换。FPGA根据OUTSYS状态的变化，如果发现Q1900不能同步（OUTSYS不断变化），则对I与Q的解调信号进行交换。因为Q1900在内部不能实现对OQPSK的全部译码同步，其中一部分需通过外面辅助电路完成。DSP处理模块结构框图如图1.6

16、-3所示。DSP处理模块电原理图如图1.6-4所示。在该模块中测量点的设置如下：1. TP406：I支路解调输出；2. TP410：I支路编码输出码流；测试点TP401TP405 因系统的配置不同而有所变化，在实验中应对不同的传输工作方式分别加以区分。这部分电路工作过程如下：1. 在显示控制模块的控制下，对FPGA、DSP处理模块进行复位、初始化；2. 并装载相应的DSP处理程序（如FSK解调程序），数字信号处理DSP对FEC进行初始化设置，然后进入正常解调程序。3. 调制：Ø 从信道接口模块中输入的数据进入FPGA进行处理：Ø 首先送入FEC进行编译码；

17、6; FEC编码数据送入FPGA中进行Nyquist成形滤波，将滤波后的数据送入D/A变换器中，在D/A模块中进行滤波处理，然后在中频调制模块中进行调制；注：如果在调制解调器中不采用卷积编译码器，则该部分电路旁通，即：发端数据直接送入成形滤波器，而解调之后的数据直接送入数据接口中。4. 解调：Ø 通信原理实验部分接受外部中频信号，经中频解调模块变成基带信号，并在A/D单元中转化为数字信号；Ø 数字信号处理DSP在固定（在位定时算法控制政进行微调）的采样速率下，从A/D变换器中读取基带数字信号；Ø 按相应算法对输入信号进行解调，并将解调之后的数据送入FPGA中；&#

18、216; FPGA将解调之后的数据首先送入FEC中进行Viterbi译码，FEC译码之后的数据送入FPGA，在FPGA作适当处理之后（波形整形等），送入信道接口模块；在DSP处理模块中，所有与调制、解调有关的量，均可通过测量TP401TP412及TP502TP506获取。另外在该模块中，还设有用于数字信号处理DSP开发的JTAG接口J401，学生只需在该接口插上DSP开发接器，即可进行一般的数字信号处理DSP软件的开发。但在使用时注意插口方向，否则会损坏相应部件。图1.6-3 DSP处理模块功能框图1.3 中频调制模块中频调制模块将成形之后的基带信号调制到1.024MHz的中频上。载波为固定的

19、本地载频1.024MHz。中频调制器模块由平衡调制器、本地振荡器、90度移相器、合路器与放大器组成。在中频调制器中，正交90度载波的产生工作原理：U904是本地2.048MHz的固定振荡器，U905A为二分频器，从而形成同相支路的载波信号。Q支路信号比I支路滞后90度，其产生是对U905A分频出来的信号通过U905B进行延时90度实现。这样得到正交的1.024MHz的方波信号，这两个方波信号分别经U906B、C 与U906E、D进行缓冲处理后送入由（R935、C916、L901、C917、C936）或（R939、C918、L902、C919、R940）组成的无源低通波器，得到二个1.024MH

20、z的正弦信号。这两个正交本地载波信号分别送入I、Q支路的平衡调制器中。中频调制模块的基本工作原理如下：有源平衡乘法器对信号输入的电平要求较低，中频调制模块与D/A模块之间的信号接口电平为4Vp-p，在I支路R902、R903组成分压电路，保证进入到调制器的信号电平为250mv。这种接口的设计目的是减少接口之间长线传输的干扰信号。R904、R905、W901组成偏置调整电路，其主要目的是减少调制器的载漏输出，仔细调W901可以使载漏输出很小，从而减少对调制信号性能的影响。调制器是通过MC1496平衡乘法器实现，其本地载波为1.024MHz的低中频信号。Q支路原理与I支路完全一样，这儿不再叙述。U

21、903A组成有源合路器，将I、Q支路信号进行合路输出。U903B为放大器，使输出调制信号电平为2Vp-p。对于调制器而言主要有以下三方面的主要指标：1. 平衡性：如果I、Q支路不平衡，将影响信道的解调性能。例如在QPSK调制方式中，其星座图上的四个点将不在45度、135度、225度、315度上；2. 正交性：其对系统性能的影响同上；3. 线性度：线性度不好，将产生码间串扰（ISI）；4. 载漏：一方面消耗系统有限的功率，同时在解调器中易产生直流漂移。载漏的调整方法：将K801、K802的短路器去掉，使调制模块没有信号输入。轮流调整电位器W901、W902使TP904没有信号输出。该模块的功能框

22、图如图1.8-1所示。该模块的电原理图如图1.8-2所示。在中频调制模块中，测试点的设置如下：1、 TP901：输入的I路基带信号；2、 TP902：输入的Q路基带信号；图1.8-1 中频调制模块框图1.4 中频解调模块中频解调模块将输入的1.024MHz调制信号（可能是形式多样的调制信号），与本地压控晶体振荡器的输出信号（1.024MHz）进行混频，从而解调出基带信号。在中频解调模块具有以下功能块：1、 放大器U7022、 平衡混频器U703、U704；3、 VCXO：由U705AB、D701、D702等元件组成；4、 正交本振信号产生器：由U706AB、U707ABFE等元件组成；5、 无

23、源低通滤波：由R741、C722、L701、C723、R742、R743组成同相支路本地载波低通滤波，由R745、C724、L702、C725、R746、R747组成正交支路本地载波低通滤波；U702B、A组成放大电路，其主要起缓冲、隔离的作用。U703、U704平衡乘法器组成解调模块，W702、W703为直流偏置调整电路。无信号输入时，调整W702、W703使TP706、TP705输出信号最小。U705A、B、D701、D702组成VCXO，在输入电压的控制下改变振荡器的输出频率，其中心振荡频率为2048KHz，该电路为解调电路PLL环的组成部分。选择开关K701是选择由环路输出控制电压进行

24、控制，还是由W701电位器进行手动调整控制，正常情况一般选择在1-2位置（短路器置于左端）。当K701置于1-2端时选择由解调器的PLL输出控制（其来源于测试模块的第一路D/A输出PLLOUT）；当K701置于2-3脚时，选择测试控制信号，VCXO的测试控制信号由电位器W701提供，调整W701可改变VCXO的控制电压，从而可以测试VCXO的电压-频率特性。VCXO输出本地2.048MHz的方波信号，经U706A进行二分频器后，得到1.024MHz的同相方波信号。该方波信号经U706B进行90度移相后得到Q支路的正交支路方波信号， Q支路信号比I支路滞后90度。这样得到正交的1.024MHz的

25、方波信号，这两个方波信号分别经U707A、B 与U707F、E进行缓冲处理后送入由R741、C722、L701、C723、R742、R743或R745、C724、L702、C725、R746、R747组成的无源低通波器，得到二个1.024MHz的正弦信号。这两个正交本地载波信号分别送入I、Q支路的平衡调制器中。在中频解调模块中，K702没有使用，在使用中固定接在1-2的位置。在中频解模块中，测试点的安排如下：1、 TP701：输入中频信号；2、 TP702：放大输出信号；注意上述测试信号没有设置专门的测试点，而只设有测试座，需要测量时请在测试座上进行测量。1.5 A/D模块在通信原理实验部分中

26、，其接收外部中频信号，在中频解调模块中进行解调，变换成正交的I、支路基带模拟信号。、支路信号在A/D模块中完成以下三方面的功能：1、 首先经过四阶低通滤波器：将带外噪声或干扰滤除，消除A/D采样时的折叠噪声，否则影响解调器的性能；2、 再进行直流电平调整：以满足A/D对信号直流偏置的要求；3、 经TLC5510将模拟的I、Q路基带信号进行量化（A/D），以便送入DSP处理模块进行处理；以支路为例说明在/D模块中信号的基本流程：K601选择测试信号还是支路的输入信号。当K601处于2-3位置时，将选择外部测试信号，测试信号由J003、J004（地）从外部加入；当K601处于1-2位置时，支路将选

27、择由中频解调模块送来的基带信号。U601C、U601D组成了64KHz的低通滤波器，这是一个增益为0dB标准的Butterworth低通滤波器。该滤波器的目的是滤除信号的带外噪声，同时也是用于A/D之前的抗混叠滤波。U601B完成对信号的电平调整，使输入信号的电平在最佳的量化范围内，对于一般MODEM信号输入电平一般是A/D满幅的1/2左右， 在该模块中，A/D的满幅为2Vp-p，因而在TP605的信号电平一般为0.8Vp-p，这是通过调整电位器W601进行的。最后，支路信号经过直流电平偏置调整，保证在无输入信号时（S002无信号输入）A/D输出为128（十进制数），这主要通过调整电位器W60

28、2，使TP605的直流电平为1.60V。直流电平对系统性能影响较大，特别在差分解调方式中，这可以通过下列方法判断：1、将通信原理实验部分设置为QPSK方式；2、去掉中频输入信号；3、调整电位器W602，使TP605的直流信号为1.57V左右，同时测试TP404信号使其出现0,1交替信号； 4、调整电位器W604，使TP606的直流信号为1.57V左右，测试TP405信号使其出现0,1交替信号；在A/D模块中，测试点的安排如下：1、 TP601：I支路输入模拟信号；2、 TP609：I支路的读取信号； 图1.10-1 A/D模块框图三、实验流程及结果11图1 CVSD编码模块测试点波形测试点：T

29、P801：CVSD编码模拟信号输入TP806：CVSD编码数据输出CVSD编码模块：将模拟信号进行CVSD编码，转换为数字信号在信道上进行传输，上面是主叫用户发出的模拟信号（TP801），下面是编码后的数字信号(TP806)。图2 DSP处理模块测试点波形测试点：1、TP406：I支路解调输出；2、TP407：Q支路解调输出；DSP处理模块：按预定的设计要求、算法完成对输入信号的处理，然后成形之后的样点值通过D/A接口输出，本实验采用的是MSK调制。图3 D/A模块测试点波形测试点：1、TP801：通道I的D/A输出；2、TP802：通道Q的D/A输出； D/A模块：将DSP处理后的数字信号转换成模拟信号以便在信道上传输，同时完成