数字电子技术基础第四章

1、 触发器第四章第四章 时序逻辑电路时序逻辑电路 时序电路概述 同步时序电路的分析 同步时序电路的设计 小结相关知识回顾：组合电路：组合电路：不含记忆元件不含记忆元件 、无反馈、无反馈、输出与原来状态无关。、输出与原来状态无关。本章任务：时序电路：时序电路：本章重点： 掌握触发器的逻辑功能，小规模时序电路的分析方法与设计掌握触发器的逻辑功能，小规模时序电路的分析方法与设计方法。方法。 含记忆元件含记忆元件 、有反馈、有反馈 、输出与原来状态有关。、输出与原来状态有关。 介绍基本介绍基本记忆记忆单元电路触发器，主要内容有电路结构、工作单元电路触发器，主要内容有电路结构、工作原理和逻辑功能。原理和逻

2、辑功能。 介绍时序电路的基本概念、组成结构、逻辑功能，时序电路介绍时序电路的基本概念、组成结构、逻辑功能，时序电路的分析方法与设计方法。的分析方法与设计方法。 第四章第四章 时序逻辑电路时序逻辑电路 第一节第一节 触发器触发器v 触发器触发器能够存储一位二进制信息的基本单元电路。能够存储一位二进制信息的基本单元电路。v 触发器特点触发器特点1.具有两个稳定状态具有两个稳定状态，分别表示逻辑，分别表示逻辑0和逻辑和逻辑1。2.在输入信号作用下，可从一种状态翻转到另一种状态；在输在输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，入信号取消后，能保持状态不变。能保持状态不变。 v 触

3、发器分类触发器分类按按触发方式触发方式分：电平触发方式、主从触发方式及边沿触发方式。分：电平触发方式、主从触发方式及边沿触发方式。按按逻辑功能逻辑功能分：分：RS触发器、触发器、D触发器、触发器、JK触发器和触发器和T触发器等。触发器等。RD、SD为为1输出不变输出不变一、基本一、基本RS触发器触发器11101101（一）与非门构成的基本（一）与非门构成的基本RS触发器触发器2. 组成结构组成结构两个稳定状态：两个稳定状态：1. 逻辑符号逻辑符号Q 输出：输出：Q，输入：输入：RD，SD RD=1，SD=1：Q=0，Q=1 RD=1，SD=1：Q=1，Q=0&G1QRD&G2Q

4、SDQQRDSDRS&G1QRD&G2QSDRDSDQ Q010 1101 0001 111 不变不变&G1QRD&G2QSD一、基本一、基本RS触发器触发器4. 特征表特征表10113. 工作原理工作原理1000 RD、SD同时变同时变为为1时，输出不稳时，输出不稳定。定。 RD=0，SD=1：Q=1，Q=0 RD=1，SD=0：Q=0，Q=1 RD=0，SD=0：Q=1，Q=1，且不稳定且不稳定 RD=1，SD=1：Q，Q 保持不变保持不变0101&G1QRD&G2QSD&G1QRD&G2QSDQ： 触发器原端或触发器原端或1

5、端端。 RD：置：置0或复位端（低电平有效，逻辑符号上用圆圈表示。）或复位端（低电平有效，逻辑符号上用圆圈表示。）SD：置：置1或置位端（低电平有效）或置位端（低电平有效）Q ：触发器非端或：触发器非端或0端端通常将通常将Q端状态作为触发器的输出状态。端状态作为触发器的输出状态。一、基本一、基本RS触发器触发器 RDSDQ Q010 1101 000 1() 1()11 不变不变4. 特征表特征表QQRDSDRSRDSDQnQn+1 0 0 0 1() 0 0 1 1() 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0 1 1 1 15. 5. 特征方程特征方程

6、Qn+1+1卡诺图卡诺图特征方程特征方程Qn ：原状态或：原状态或现态现态Qn+1+1：新状态或：新状态或次态次态输入同为输入同为1，输出不变。，输出不变。特征表特征表一、基本一、基本RS触发器触发器输入同为输入同为0，输出为，输出为1，但输入，但输入同时改变后输出状态不定。同时改变后输出状态不定。置置1有效，输出有效，输出Q为为1。置置0有效，输出有效，输出Q为为0。1DDDD1SRQRSQnn约束条件：输入信约束条件：输入信号不能同时为零。号不能同时为零。QnRDSD0001111001000111Qn+1一、基本一、基本RS触发器触发器（二）或非门构成的基本（二）或非门构成的基本RS触发

7、器触发器2. 组成结构组成结构1. 逻辑符号逻辑符号Q 输出：输出：Q，输入：输入：RD，SDRD SD Qn+1 0 0 Qn 0 1 1 1 0 0 1 1 0()3. 特征表、特征方程特征表、特征方程 0DDDD1SRQRSQnnQQRDSDRS1G1QRD1G2QSD1. 电路组成与工作原理电路组成与工作原理CP=0：状态保持：状态保持增加一个控制端，控制触发器的状态随输入变化增加一个控制端，控制触发器的状态随输入变化。S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1=1()，CP回到回到0后状态不定后状态不定 输入端

8、输入端R、S通过与非门通过与非门作用于基本作用于基本RS触发器。触发器。CP=1：RS触发器输入端均为触发器输入端均为1一、基本一、基本RS触发器触发器（三）同步（三）同步RS触发器触发器第一部分：与非第一部分：与非门门G1和和G2构成基构成基本本RS触发器触发器第二部分：第二部分：与非门与非门G3和和G4构成构成控制电路控制电路 G2S&G1QR&QG3S&G4R&CP1 11 1符号：符号：QQRS1R1SCPC12. 2. 特征表特征表01SRQRS Qnn约束条件：输入不能同时为约束条件：输入不能同时为1。3. 特征方程特征方程 RSQn+1 00 Qn

9、 01 1 10 0 111()一、基本一、基本RS触发器触发器CP=1：S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1=1()（三）同步（三）同步RS触发器触发器假设：假设：CP=1时，输入信号不改变。时，输入信号不改变。4. 同步同步RS触发器波形图分析触发器波形图分析SR=00，Q保持保持一、基本一、基本RS触发器触发器SR=10，Q置置1SR=01，Q置置0SR=11，当，当CP回到回到低电平时，低电平时，Q不定不定二、主从触发器二、主从触发器1. 逻辑符号逻辑符号（一）主从（一）主从RS触发器触发器 输入信号：输入

10、信号：R、S（高有效）（高有效） 同步同步RS触发器在触发器在CP时，时，R、S变化引起变化引起输出多次改变。输出多次改变。时钟输入：时钟输入：CP 主从触发器有多种：主从主从触发器有多种：主从RS触发器、主从触发器、主从JK触发器及主从触发器及主从T触发器等。触发器等。异步置异步置0、置、置1：RD、SD （不受（不受CP限制，低有效）限制，低有效）输出信号：输出信号：Q、QQQRS1R1SCPC1SDSRDR二、主从触发器二、主从触发器2. 组成及工作原理组成及工作原理组成：由两个同步组成：由两个同步RS触发器级联而成。触发器级联而成。 工作原理：工作原理：从触发器从触发器主触发器主触发器

11、 CP为高电平：主触发器输出为高电平：主触发器输出A、B按照同步按照同步RS触发器的功能翻触发器的功能翻转，从触发器的状态不变，转，从触发器的状态不变，Q状态状态保持。保持。 CP变为低电平：信号变为低电平：信号A、B作作为从触发器为从触发器S、R信号输入，从触信号输入，从触发器状态变化。从触发器的动作发器状态变化。从触发器的动作发生在发生在CP的下降沿。的下降沿。 CP为低电平以后：主触发器为低电平以后：主触发器维持原状态不变，从触发器的状维持原状态不变，从触发器的状态不再改变。态不再改变。 时钟时钟CP直接作用于主触直接作用于主触发器，反相后作用于从触发器。发器，反相后作用于从触发器。 主

12、从主从RS触发器的翻转只发生在触发器的翻转只发生在CP的下降沿。的下降沿。3. 3. 特征表特征表01SRQRS Qnn4. 特征方程特征方程 RSQn+1 00 Qn 01 1 10 0 11 主从主从RS触发器特征表触发器特征表二、主从触发器二、主从触发器结论：结论：主从主从RS触发器触发器的特性方程与的特性方程与同步同步RS触发器触发器相同，只相同，只是控制方式不同，逻辑符号亦不同。是控制方式不同，逻辑符号亦不同。QQRS1R1SCPC1SDSRDRQQRS1R1SCPC1二、主从触发器二、主从触发器1. 组成组成（二）主从计数触发器（二）主从计数触发器2. 逻辑功能逻辑功能R= Qn

13、S= QnnnnnnnQQQQQRSQ1 特征方程表明：每一个特征方程表明：每一个CP的下降沿都会使触发器的输出状的下降沿都会使触发器的输出状态发生一次变化。触发器以一位二进制数方式记录态发生一次变化。触发器以一位二进制数方式记录CP时钟信号时钟信号的个数，称其为的个数，称其为计数触发器计数触发器，也称为，也称为T触发器触发器。 3. 逻辑符号逻辑符号QQRS1R1SCPC1SDSRDRQQCPCSDSRDRQQCPC二、主从触发器二、主从触发器4. 应用应用 电路连接的特点：第一个触发器的电路连接的特点：第一个触发器的CP1端作为计数脉冲端作为计数脉冲CP输入端，输入端，Q1与第二个触发器的

14、与第二个触发器的CP2端相连，依次有端相连，依次有Qi与与CPi+1相相连，触发器的输出连，触发器的输出Q4Q3Q2Q1代表四位二进制数。代表四位二进制数。 CPQ1Q11R1SC1SRQ2Q21R1SC1SRQ3Q31R1SC1SRQ4Q41R1SC1SR二、主从触发器二、主从触发器4. 应用应用 每一个每一个CP下降沿，都会使下降沿，都会使Q的状态变化，的状态变化，Q4Q3Q2Q1代表四代表四位二进制数位二进制数，故称该电路为四位二进制，故称该电路为四位二进制计数器计数器。 CP信号频率每经过一个触发器频率减半，信号频率每经过一个触发器频率减半， Q4输出信号的输出信号的频率是输入脉冲的十

15、六分之一，这种频率之间的关系称为频率是输入脉冲的十六分之一，这种频率之间的关系称为“分分频频”。Q1是是CP信号的二分频，信号的二分频，Q4是是CP信号的十六信号的十六分频分频。 二、主从触发器二、主从触发器1. 逻辑符号逻辑符号（三）主从（三）主从JK触发器触发器输入信号：输入信号：J、K时钟输入：时钟输入：CP异步置异步置0、置、置1：RD、SD （不受（不受CP限制，低有效）限制，低有效）输出信号：输出信号：Q、QQQKJ1K1JCPC1SDSRDR2. 逻辑功能逻辑功能由两个同步由两个同步RS触发器构成触发器构成CP=0：从触发器接受主触发器状态并动作：从触发器接受主触发器状态并动作C

16、P=1: 主触发器接受激励信号并主触发器接受激励信号并动作动作二、主从触发器二、主从触发器nnnnQKQQJQ1 nnnQKQJQ1 主触发器主触发器从触发器从触发器1 1 时钟时钟CP直接作用于主触发直接作用于主触发器，反相后作用于从触发器。器，反相后作用于从触发器。 忽略异步输入信号忽略异步输入信号RDSD特征表特征表 JKQn+1 00 Qn 01 0 10 1 11 nQ nnQRSQ1特征表特征表 JKQn+1 00 Qn 01 0 10 1 11 nQ 2. 状态转换图和激励表状态转换图和激励表 激励表激励表 Qn Qn+1 J K 0 0 0 0 1 1 0 0 0 0 0 1

17、1 0 0 1 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 10状态状态 0状态状态 1J=0K=K=0J=J=1K= K=1J= 状态转换图状态转换图二、主从触发器二、主从触发器13. 主从主从JK触发器对激励信号的要求触发器对激励信号的要求CP=1期间期间, 若若J、K变化，触发器的状态与特征表不一致。变化，触发器的状态与特征表不一致。二、主从触发器二、主从触发器 为了使主从触发器的逻辑功能符合特征表，为了使主从触发器的逻辑功能符合特征表， 要求要求J、K信信号在时钟号在时钟CP上升沿之前输入，且一直保持到下降沿到来之后。上升沿之前输入，且一直保持到下降沿到来之后。 （四）

18、主从触发器（四）主从触发器JK触发器的触发器的J、K端连接在一起构成端连接在一起构成T触发器触发器。 T 特征表特征表 T Qn+1 0 Qn 1nQ 2. 逻辑符号逻辑符号3. 特征表特征表二、主从触发器二、主从触发器1. 组成结构组成结构JK 特征表特征表 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1nQ QQT1TCPC1SDSRDRnnnnQTQTQTQ1 激励表激励表 Qn Qn+1 T 0 0 0 0 1 1 1 0 1 1 1 04. 状态转换图状态转换图5. 特征方程特征方程二、主从触发器二、主从触发器0T=0T=11T=1T=0主从触发器：主从触发器：CP=

19、1, 若若J、K变化，触发器的状态与特征表不一致。变化，触发器的状态与特征表不一致。（一）（一）维持阻塞维持阻塞D触发器触发器1. 逻辑符号逻辑符号输入信号：输入信号：D时钟输入：时钟输入：CP(上升沿触发上升沿触发)边沿触发器：边沿触发器：上升沿触发或下降沿触发上升沿触发或下降沿触发，激励端的信号在触发信激励端的信号在触发信 号的前后几个延迟时间内保持不变，便可以稳定地号的前后几个延迟时间内保持不变，便可以稳定地 根据特征表工作。根据特征表工作。三、边沿触发器三、边沿触发器 具有较强的抗具有较强的抗干扰能力，可靠性干扰能力，可靠性高。高。 输出信号：输出信号：Q、Q异步置、置：异步置、置：R

20、D、SDQQD21DCPC1SDSRDRD1& 对激励信号对激励信号要求严格，抗干要求严格，抗干扰能力差。扰能力差。0 01 11 11 10 02. 逻辑功能逻辑功能D1，Qn0，CP上升沿：上升沿：Qn+11D1，Qn1D0，Qn0D0，Qn1CP上升沿：上升沿：Qn+1?自己分析：自己分析：置置1维持线维持线三、边沿触发器三、边沿触发器置置0阻塞线阻塞线0111101001 0011101忽略异步信号忽略异步信号输出维持不变输出维持不变 Qn+1=D 特征表特征表 D Qn+1 0 0 1 1 激励表激励表 Qn Qn+1 D 0 0 0 0 1 1 1 0 0 1 1 13.

21、状态转换图状态转换图4. 特征方程特征方程三、边沿触发器三、边沿触发器0D=1D=01D=1D=0（二）边沿（二）边沿JK触发器触发器1. 逻辑符号逻辑符号输入信号：输入信号：J、K时钟输入：时钟输入：CP（下降沿触发）（下降沿触发）三、边沿触发器三、边沿触发器输出信号：输出信号：Q、Q2. 组成结构组成结构 集电极开路与非集电极开路与非门门1、2是输入引导门，是输入引导门，其传输延迟时间比与或其传输延迟时间比与或非门非门3 3、4 4长。长。 与或非门与或非门3 3、4 4构构成基本触发器成基本触发器 。QQKJ1K1JCPC1三、边沿触发器三、边沿触发器3. 工作原理工作原理CP=0：触发

22、器状态保持；：触发器状态保持； CP由由1变为变为0：门：门3、4可以等可以等效成一个基本效成一个基本RS触发器，输出状触发器，输出状态由态由g、h电平决定。电平决定。CP=1：触发器状态保持；：触发器状态保持； 由于门由于门1、2的延迟时间较长，的延迟时间较长，g及及h的状态保持的是的状态保持的是CP下降沿下降沿之前的之前的J、K信号。信号。结论：只要在结论：只要在CP下降沿前一个门的延迟时间下降沿前一个门的延迟时间J、K信号保持不信号保持不变，触发器就能稳定翻转。在变，触发器就能稳定翻转。在CP变为变为0后，即使后，即使J、K变化，由变化，由于门于门1、2延迟的作用，触发器的状态不受延迟的

23、作用，触发器的状态不受J、K变化的影响。变化的影响。 边沿边沿JK触发器的特征表、触发器的特征表、状态转换图、特征方程均状态转换图、特征方程均与主从与主从JK触发器相同。触发器相同。 CP=0： h和和g端为端为1，门，门3及及4被封锁，触被封锁，触发器状态保持。发器状态保持。 CP=1：状态可以表示：状态可以表示为：为： 触发器的状态维持不变。触发器的状态维持不变。1. 移位寄存器移位寄存器四、触发器的应用四、触发器的应用应用：应用： 四个四个D触发器的时钟触发器的时钟接在一起，作为移位脉冲。接在一起，作为移位脉冲。 置置0 0端连在一起作为清零端连在一起作为清零端，加入一个负脉冲，各触端，

24、加入一个负脉冲，各触发器的状态全为发器的状态全为0。 置置1 1端接端接在一起，接高在一起，接高电平。电平。数码数码1数码数码1数码数码2数码数码1数码数码3数码数码2数码数码1数码数码4数码数码3数码数码22. 计数器计数器 CPi+1与与Qi相连，相连，Qi+1在在Qi下降沿翻转。下降沿翻转。四、触发器的应用四、触发器的应用 D与与Q连接，因连接，因此此Q在在CP上升沿翻上升沿翻转。转。 由由D触发器构成触发器构成的四位二进制计数的四位二进制计数器器 3.触发器逻辑功能变换触发器逻辑功能变换四、触发器的应用四、触发器的应用nnnQKQJQ1DQn1（1）JK触发器改为触发器改为D触发器触发

25、器JK触发器特征方程：触发器特征方程：D触发器特征方程：触发器特征方程：KJDD比较得：比较得：（2）D触发器改为触发器改为JK触发器触发器D触发器特征方程：触发器特征方程：DQn1JK触发器特征方程：触发器特征方程：nnnQKQJQ1比较得：比较得：nnQKQJD若用与非门实现，则：若用与非门实现，则： nnQKQJDnnnnQDDQ)QD(QQQKJ1K1JCPC11D1. 同步同步RS触发器触发器2. 主从主从JK触发器触发器3. 维持阻塞维持阻塞D触发器触发器01SRQRSQnnnnnQKQJ Q1逻辑功能与主从逻辑功能与主从JK触发器相同，触发器相同， 只是触发方式不同。只是触发方式

26、不同。Qn+1=D4. 边沿边沿JK触发器触发器触发器小结触发器小结 本小节应重点掌握以下内容：触发器的基本概念；电平触发本小节应重点掌握以下内容：触发器的基本概念；电平触发与边沿触发的概念；与边沿触发的概念；RS、JK、D触发器的符号及其逻辑功能；触触发器的符号及其逻辑功能；触发器的基本应用、逻辑功能之间的转换等。发器的基本应用、逻辑功能之间的转换等。QQRS1R1SCPC1QQKJ1K1JCPC1SDSRDRQQD21DCPC1SDSRDRD1&型型 号号功功 能能 名名 称称74LS/ALS74（H，S，L）双双D触发器，上升沿触发触发器，上升沿触发74LS75四四D锁存器锁存器

27、74LS/ALS109双双JK触发器，上升沿触发触发器，上升沿触发74LS/ALS112（S）双双JK触发器，下降沿触发触发器，下降沿触发74LS/ALS113（S）双双JK触发器，下降沿触发，仅含预置端触发器，下降沿触发，仅含预置端74LS/ALS114（S）双双JK触发器，下降沿触发，共用时钟、共用复位触发器，下降沿触发，共用时钟、共用复位74LS/ALS174（S）六六D触发器，共用清零触发器，共用清零74LS/ALS175（S）四四D触发器，共用时钟、共用清零触发器，共用时钟、共用清零74LS/ALS273八八D触发器，带异步清零触发器，带异步清零74LS/ALS373八八D锁存器，三

28、态输出锁存器，三态输出74LS/ALS374八八D触发器，含输出使能，三态输出触发器，含输出使能，三态输出常用常用TTL集成触发器集成触发器第二节第二节 时序电路概述时序电路概述 时序电路的特点时序电路的特点1. 组合电路：组合电路：电路的输出电路的输出只与电路的输入有关，只与电路的输入有关，与电路的与电路的前一时刻前一时刻的状态无关。的状态无关。2. 时序电路：时序电路：电路在某一时刻的输出电路在某一时刻的输出取决于该时刻电路的输入取决于该时刻电路的输入还取决于还取决于前一时刻电路的状态前一时刻电路的状态时序电路结构特点：时序电路结构特点： 组合电路组合电路+触发器触发器电路的状态与电路的状

29、态与时间时间顺序有关顺序有关由触发器保存由触发器保存第二节第二节 时序电路概述时序电路概述 组合电路组合电路存储电路存储电路Z1ZnW1WhY1YkX1Xn时钟信号时钟信号未注明未注明输出方程：输出方程：Z（tn）= FX（tn），），Y（tn）状态方程：状态方程：Y（tn+1）= GW（tn），），Y（tn）驱动方程驱动方程:W（tn）= HX（tn），），Y（tn） 时序电路的结构时序电路的结构存储电路存储电路输入信号输入信号存储电路存储电路输出信号输出信号时序电路时序电路输出信号输出信号时序电路时序电路输入信号输入信号现态现态，或，或原状态原状态次态次态或或新状态新状态式中：式中：tn、

30、tn+1表示相邻的两个离散时间表示相邻的两个离散时间 时序电路的分类时序电路的分类1. 根据时序电路输出信号的特点分类根据时序电路输出信号的特点分类 Z（tn）=FY（tn）穆尔型（穆尔型（Moore）电路）电路FX（tn），），Y（tn）米里型（米里型（Mealy）电路）电路2. 根据根据时序电路中时钟信号的连接方式分类时序电路中时钟信号的连接方式分类 时序电路时序电路同步：同步：异步：异步：存储电路里存储电路里所有触发器所有触发器由一个由一个统一的时钟统一的时钟脉冲脉冲源控制源控制没有统一的时钟脉冲没有统一的时钟脉冲第二节第二节 时序电路概述时序电路概述 自我检测：自我检测：4.2，4.3

31、，4.7，4.8，4.10，4.12，4.13 4.14，4.15思考题：思考题： 4.3，4.5，4.9习题：习题： 4.3，4.9作作 业业第三节第三节 同步时序电路的分析同步时序电路的分析 同步时序电路的分析就是根据给定的同步时序电同步时序电路的分析就是根据给定的同步时序电路，通过列写方程，分析计算在时钟信号和输入信号路，通过列写方程，分析计算在时钟信号和输入信号的作用下，电路状态的转换规律以及输出信号的变化的作用下，电路状态的转换规律以及输出信号的变化规律，最后说明该电路完成的逻辑功能。规律，最后说明该电路完成的逻辑功能。 作作时序图时序图列写各触发器的列写各触发器的驱动方程驱动方程列

32、写时序电路的列写时序电路的输出方程输出方程求触发器的求触发器的状态方程状态方程作作状态转换表状态转换表或或状态转换图状态转换图描述时序电路的逻辑功能描述时序电路的逻辑功能同同步步时时序序电电路路的的分分析析步步骤骤画出时钟脉冲作用下画出时钟脉冲作用下的输入、输出波形图的输入、输出波形图描述输入与状态转换描述输入与状态转换关系的表格或图形关系的表格或图形根据特征方程根据特征方程组合电路的输出组合电路的输出输入端的表达式，输入端的表达式，如如T、J、K、D。一、分析步骤一、分析步骤 Q2nQ1nCP1Q1Q11K1JC1FF1Q2Q21K1JC1FF2Z&例：例：已知同步时序电路的逻辑图，

33、试分析电路的逻辑功能。已知同步时序电路的逻辑图，试分析电路的逻辑功能。解：解： 1. 列写驱动方程和输出方程列写驱动方程和输出方程驱动方程：驱动方程：J1n = K1n = 1J2n = K2n = Q1n输出方程输出方程:Zn = Q1nQ2n2. 求状态方程求状态方程JK触发器的特征触发器的特征方程为：方程为：nnnQKQ JQ1 nQ 1nnnnnQKQJQ222212nnnnQQQ Q2121nnnnnQKQ JQ111111二、分析举例二、分析举例将将J、 K分别代入，得到分别代入，得到两个触发器的状态方程两个触发器的状态方程3.作出电路的作出电路的状态转换表状态转换表及状态转换图及

34、状态转换图填状态转换表方法：填状态转换表方法： 列出列出Q2n Q1n 所有组合所有组合由状态方程由状态方程求求Q2n+1 Q1n+1二、分析举例二、分析举例由输出方程由输出方程求求Zn次次 态态Q2n+1 Q1n+1现现 态态Q2n Q1n 输出输出Zn0 00 11 01 1nnQ Q111nnnnnQQQ QQ212112Zn = Q1nQ2n0 11 01 10 00001将将Q2n、Q1n分别代入状态分别代入状态方程求方程求Q2n+1、Q1n+1将将Q2n、Q1n分别代分别代入输出方程求入输出方程求Z/0次次 态态Q2n+1 Q1n+1现现 态态Q2n Q1n 输出输出Zn0 00

35、11 01 10 11 01 10 00001由状态表转换表绘出状态转换图由状态表转换表绘出状态转换图000111/0/1/Zn/0二、分析举例二、分析举例Q2Q1转换方向转换方向电路状态电路状态输入输入/输出输出104. 作时序图作时序图 为了更好地描述电路的工作过程，常给出时序图或称波为了更好地描述电路的工作过程，常给出时序图或称波形图，画出时钟脉冲和输入信号的作用下，状态和输出信号形图，画出时钟脉冲和输入信号的作用下，状态和输出信号变化的波形图。变化的波形图。 利用状态表或状态图，首先画出时钟脉冲，再画出状态利用状态表或状态图，首先画出时钟脉冲，再画出状态Q2Q1波形图，最后画输出波形。

36、波形图，最后画输出波形。 二、分析举例二、分析举例依据电路图可知下降沿触发依据电路图可知下降沿触发/0000111/0/1/0105.逻辑功能分析逻辑功能分析 通过状态转换图的分析，可以清楚地看出，每经过通过状态转换图的分析，可以清楚地看出，每经过4个时个时钟脉冲的作用，钟脉冲的作用，Q2Q1的状态从的状态从00到到11顺序递增，电路的状态循顺序递增，电路的状态循环一次，同时在输出端产生一个环一次，同时在输出端产生一个1信号输出。信号输出。 该电路是一个该电路是一个模模4计数器计数器，时钟脉冲，时钟脉冲CP为计数脉冲输入，为计数脉冲输入，输出端输出端Z是进位输出。也可将该计数器称为是进位输出。

37、也可将该计数器称为两位二进制计数器两位二进制计数器。 电路属于摩尔型模电路属于摩尔型模4计数器。计数器。输出仅取决于电路本身的状态。输出仅取决于电路本身的状态。二、分析举例二、分析举例/0000111/0/1/010例：例：分析同步时序电路的逻辑功能。分析同步时序电路的逻辑功能。解：解： 1. 列写驱动方程和输出方程列写驱动方程和输出方程驱动方程：驱动方程：输出方程输出方程:Q2n2. 求状态方程求状态方程根据根据JK触发器的特征方程求状态方程触发器的特征方程求状态方程nnnQKQ JQ1 二、分析举例二、分析举例nQXJ21 11KnQXJ12 XK 2 12QQXZ XQ1n)( 21nn

38、 QQXnnnnnnQX QQX QKQJQ221222212nnnnnQQX QKQ JQ12111111000011110 00 11 01 10 00 11 01 13.作出电路的作出电路的状态转换表状态转换表及状态转换图及状态转换图填状态转换表方法：填状态转换表方法： 列出列出XQ2n Q1n 所有组合所有组合由状态方程由状态方程求求Q2n+1 Q1n+1二、分析举例二、分析举例由输出方由输出方程求程求Z0 11 01 01 00010)( 2112nnn QQXQnnnQQX Q121112QQXZn0 00 00 00 00000次次 态态Q2n+1 Q1n+1现现 态态Q2n Q

39、1n输出输出Zn输入输入X 000011110 00 11 01 10 00 11 01 10 11 01 01 000100 00 00 00 00000次次 态态Q2n+1 Q1n+1现现 态态Q2n Q1n输出输出Zn输入输入X 000110110/01/00/00/01/01/00/1二、分析举例二、分析举例结论：该电路是序列检测器，当序列信号为结论：该电路是序列检测器，当序列信号为3个或个或3个以上连续个以上连续0时，输出为时，输出为1 1；否则输出为；否则输出为0 0。由状态转换表求状态转换图由状态转换表求状态转换图1/0X/ZQ2Q1三、分析小结三、分析小结作作时序图时序图列写各

40、触发器的列写各触发器的驱动方程驱动方程列写时序电路的列写时序电路的输出方程输出方程求触发器的求触发器的状态方程状态方程作作状态转换表状态转换表或或状态转换图状态转换图描述时序电路的逻辑功能描述时序电路的逻辑功能同同步步时时序序电电路路的的分分析析步步骤骤简单的电路可直接简单的电路可直接绘出状态转换图绘出状态转换图无要求可不画无要求可不画 分析步骤不是必须执行且固定不变的步骤，实际应用分析步骤不是必须执行且固定不变的步骤，实际应用中可以灵活处理。中可以灵活处理。第四节第四节 同步时序电路的设计同步时序电路的设计 v 同步时序电路的设计步骤同步时序电路的设计步骤v 同步时序电路设计举例同步时序电路

41、设计举例v 完全给定状态转换表的化简完全给定状态转换表的化简画逻辑电路图画逻辑电路图画全状态图，检查设计画全状态图，检查设计如不符合要求，重新设计如不符合要求，重新设计一、设计步骤一、设计步骤选触发器类型，求驱动方程、输出方程选触发器类型，求驱动方程、输出方程状态编码状态编码状态简化求最小化状态表状态简化求最小化状态表建立原始状态图建立原始状态图原始状态表原始状态表给定逻辑功能给定逻辑功能例：例：设计一个序列检测器，每当输入设计一个序列检测器，每当输入011011码时，对应最后一个码时，对应最后一个1 1，电路输出为电路输出为1 1，否则输出为，否则输出为0 0。解：解： 1. 1. 画出原始

42、状态图与原始状态表画出原始状态图与原始状态表输入端输入端X：输入一串行随机信号；输入一串行随机信号；输出端输出端Z：当当X出现出现011序列时，序列时，Z=1；否则；否则Z=0。1/00/00/01/10/00/01/01/0XSn01ABCDB/0A/0B/0C/0B/0D/1B/0A/0Sn+1/Z二、设计举例二、设计举例ABCDXSn01ABCDB/0A/0B/0C/0B/0D/1B/0A/0Sn+1/Z2. 状态简化状态简化等价状态等价状态可以合并为一个状态。可以合并为一个状态。XSn01ABCB/0A/0B/0C/0B/0A/13. 状态编码状态编码00011011ABCQ1Q0 -

43、 两个触发器状态两个触发器状态XQ1nQ0nQ1n+1Q0n+1/Z0 00 10 11 001/000/001/010/001/000/1二、设计举例二、设计举例相同输入时，对应相同输入时，对应的输出也相同。的输出也相同。尽量采用尽量采用相邻代码相邻代码原则：有利于简化原则：有利于简化触发器的驱动方程触发器的驱动方程状态转换表状态转换表4. 确定触发器类型，编写状态表，求驱动方程和输出方程。确定触发器类型，编写状态表，求驱动方程和输出方程。 触发器类型：触发器类型： 选选T触发器触发器 编写状态表：编写状态表：输入输入X现现 态态Q1n Q0n驱动信号驱动信号 T1 T0次次 态态Q1n+1

44、Q0n+1 输出输出Z0000 00 11 01110 00 11 00000010 00 01 00 10 10 101001 10 01 011（1）填）填X=0与与X=1时时电路的现态与次态，电路的现态与次态，及相应的输出。及相应的输出。（2）填写相应的）填写相应的1、0的取值。的取值。根据现态与次态的取根据现态与次态的取值，决定值，决定T的取值。的取值。（3）填）填1、0的卡诺的卡诺图，求函数的表达式。图，求函数的表达式。二、设计举例二、设计举例相同：相同：T=0不同：不同：T=1原则：整机器件统原则：整机器件统一化、电路最简一化、电路最简XQ1Q00001111001011010T0

45、XQ1Q00001111001011100T1驱动方程：驱动方程：011XQQT000XQQXT01QXQZ Q1Q0取取11组合的状态未使用，在卡诺图中暂按无关项处理。组合的状态未使用，在卡诺图中暂按无关项处理。根据化简时约束项的使用情况，反填状态表，得全状态转换表。根据化简时约束项的使用情况，反填状态表，得全状态转换表。T0：XQ1Q0为为111时，以时，以1对待；对待； XQ1Q0为为011时，以时，以0对待。对待。二、设计举例二、设计举例输出方程：输出方程：T1： XQ1Q0为为011和和111时，均以时，均以1对待。对待。二、设计举例二、设计举例01QXQZ 状态转换表状态转换表输入

46、输入X现现 态态Q1n Q0n驱动信号驱动信号 T1 T0次次 态态Q1n+1Q0n+1 输出输出Z0000 00 11 01110 00 11 00000010 00 01 00 10 10 101001 10 01 011状态转换表状态转换表输入输入X现现 态态Q1n Q0n驱动信号驱动信号 T1 T0次次 态态Q1n+1Q0n+1 输出输出Z0000 00 11 01110 00 11 00000010 00 01 00 10 10 101001 10 01 0110011 101 111100100全全二、设计举例二、设计举例011XQQT000XQQXT01QXQZ 5. 画逻辑电路

47、图画逻辑电路图二、设计举例二、设计举例Q1Q11TC1Q0Q01TC1CPX&1&11Z&6. 画全状态转换图画全状态转换图0/00/00/00/01/01/01/01/1二、设计举例二、设计举例结论：该电路只有在输入结论：该电路只有在输入序列序列X为为011时，输出时，输出Z才才为为1，符合设计要求。，符合设计要求。11状态为无效状态，该电路是一个能状态为无效状态，该电路是一个能自启动自启动的电路。的电路。全状态转换表全状态转换表输入输入X现现 态态Q1n Q0n驱动信号驱动信号 T1 T0次次 态态Q1n+1Q0n+1 输出输出Z0000 00 11 01110 0

48、0 11 00000010 00 01 00 10 10 101001 10 01 0110011 101 11110010000011011画逻辑电路图画逻辑电路图画全状态图，检查设计画全状态图，检查设计如不符合要求，重新设计如不符合要求，重新设计选触发器类型，求驱动方程、输出方程选触发器类型，求驱动方程、输出方程状态编码状态编码状态简化求最小化状态表状态简化求最小化状态表建立原始状态图建立原始状态图原始状态表原始状态表给定逻辑功能给定逻辑功能二、设计举例二、设计举例Sn+1/ZnXSn01ABCDB/0C/0E/1C/0D/0A/0E/1A/0EE/1C/0FG/1E/0GF/1E/01.

49、 观察法观察法状态等价的状态等价的判别方法：判别方法：同样输入条件下，输出必须相同，然后看次态是否等价。同样输入条件下，输出必须相同，然后看次态是否等价。1）次态）次态相同相同或某些次态和各自或某些次态和各自的现态相同的现态相同2）次态）次态交错交错如：如：F和和G，记为，记为F，G。3）次态）次态互为隐含互为隐含条件条件A、C等价取决等价取决B、D，称，称B、D等价是等价是A、C等价的等价的隐含条件隐含条件。同理，同理， A、C等价是等价是B、D等价的隐含条件。等价的隐含条件。A、C和和B、D互为隐含，互为隐含，A与与C、B与与D等价即等价即A，C，B, D 。如：如：B、E等价，记为等价，

50、记为B, E。三、状态化简三、状态化简关键找关键找等价态等价态由于由于B，E，且，且B，D，则，则D，E。称它们为称它们为等价类等价类。将将B，D，E称为称为最大等价类最大等价类。Sn+1/ZnXSn01ABCDB/0C/0E/1C/0D/0A/0E/1A/0EE/1C/0FG/1E/0GF/1E/0简化简化Sn+1/ZnXSn01ABB/0A/0B/1A/0FF/1B/0则有则有A，C、F，G、B，D，E。简化的实质：简化的实质：寻找所有的最大等价类，将等价态合并，得到最寻找所有的最大等价类，将等价态合并，得到最简状态表，以使设计电路最简。简状态表，以使设计电路最简。A F B三、状态化简三

51、、状态化简相互等价状相互等价状态的态的集合集合不被其它等不被其它等价类所包含价类所包含2. 隐含表法隐含表法X1X2SnA00011110BCDEFGHD/0D/0F/0A/0C/1D/0E/1F/0C/1D/0E/1A/0D/0B/0A/0 F/0C/1F/0E/1 A/0D/0D/0A/0F/0G/0G/0 A/0A/0B/1D/0E/1A/0S n+1/Zn例例ABCDEFGBCDEFGH少尾少尾缺头缺头（1）作隐含表）作隐含表（2）顺序比较）顺序比较 BDAF DGAF AF DFAF BCAF DF BC BD BG AF DGAF BCDF 状态不等价填状态不等价填“ ”;状态等价

52、填状态等价填“ ”;取决隐含条件的取决隐含条件的将条件填在格中。将条件填在格中。三、状态化简三、状态化简系统的系统的比较方法比较方法（3）关联比较）关联比较ABCDEFGBCDEFGH BDAF DGAF AF DFAF BCAF DF BC BDBGAF DGAF BCDF X1X2SnA00011110BCDEFGHD/0D/0F/0A/0C/1D/0E/1F/0C/1D/0E/1A/0D/0B/0A/0 F/0C/1F/0E/1 A/0D/0D/0A/0F/0G/0G/0 A/0A/0B/1D/0E/1A/0S n+1/Zn例例 继续检查填有隐含条件的那些方格。若检查发现所填的继续检查填

53、有隐含条件的那些方格。若检查发现所填的隐含条件肯定不能满足，就在该方格内打隐含条件肯定不能满足，就在该方格内打“”。 三、状态化简三、状态化简ABCDEFGBCDEFGH BDAF DGAF AF DFAF BCAF DF BC BDBGAF DGAF BCDF （4） 寻找最大等价类寻找最大等价类未打未打“”的方格，都代表一个等价状态对。的方格，都代表一个等价状态对。由此得到全部等价对：由此得到全部等价对：A，F、B，H、B，C、C，H。全部最大等价类：全部最大等价类：A，F、B，C，H、 D、E、G。（5）状态合并，求最简状态表）状态合并，求最简状态表Sn+1/ZnX1X2SnA00011

54、110BDEGD/0D/0A/0A/0B/1D/0E/1A/0D/0B/0A/0A/0B/1A/0E/1 A/0G/0G/0A/0A/0用用A表示表示用用B表示表示三、状态化简三、状态化简构成等价类构成等价类B、C、H例：例：设计一个串行设计一个串行8421BCD码判别器，先输入低位后输入高位，码判别器，先输入低位后输入高位，当输入串行码是当输入串行码是8421BCD码，在码，在00001001范围内，输出为范围内，输出为0，若输入串行码在若输入串行码在10101111范围，输出为范围，输出为1。 解：解：1.1.求原始状态转换图和原始状态转换表求原始状态转换图和原始状态转换表输入端：输入端：

55、X输出端：输出端：Z设计举例设计举例X/Z0/01/00/01/01/00/0.ABC0/00/00/00/0设计举例设计举例0/01/01/01/01/01/00/01/10/01/10/01/10/01/00/01/10/01/10/01/1若输入序列为若输入序列为0110，若输入序列为若输入序列为1011， 初态为初态为A，状态变化为，状态变化为ABEKA，最后输出为最后输出为0。说明输入序列。说明输入序列0110是是8421BCD码。码。 则状态变化为则状态变化为ACGNA，最后输出，最后输出为为1。说明该输入序列不是。说明该输入序列不是8421BCD码。码。 DFEGHLJNIMKP

56、X/Z0/01/00/00/01/01/0ABCX 0 1Sn Sn+1Z X 0 1 X 0 1 Sn Sn 设计举例设计举例ABCDEFGH B/0D/0F/0H/0J/0L/0N/0A/0 C/0E/0G/0I/0K/0M/0P/0A/0 IJKLMNP A /0A /0A /0A /0A /0A /0A /0 A /1A /1A /1A /0A /1A /1A /1 1.1.求原始状态转换图求原始状态转换图和原始状态转换表和原始状态转换表Sn+1Z ABCDEFGHI B/0D/0F/0H/0I/0H/0I/0A/0A/0 C/0E/0G/0I/0I/0I/0I/0A/0A/1 IJK

57、MNP A /0A /0A /0A /0A /0A /0 A /1A /1A /1A /1A /1A /1 I、J、K、M、N、P为等价为等价状态且合并，用状态且合并，用I代替。代替。 2.2.状态化简状态化简用隐含表法进一步对状态转换表进行简化。用隐含表法进一步对状态转换表进行简化。H、L为等价状态为等价状态且合并，用且合并，用H代替。代替。 X 0 1Sn Sn+1Z ABCDEFGHI B/0D/0F/0H/0I/0H/0I/0A/0A/0 C/0E/0G/0I/0I/0I/0I/0A/0A/1 设计举例设计举例A B C D E F G HBC DEF GHIBDCEBFCG ABAC

58、 ADAE AFAG DFEG 最大等价类为最大等价类为B，C、D，F和和E，G。状态。状态A、H和和I自身也是最大自身也是最大等价类等价类A、H和和I。 0 1Sn Sn+1Z X0 1Sn Sn+1Z X状态化简结果：最大等价类有状态化简结果：最大等价类有B，C、D，F、E，G、 A、H和和I 。将最大等价类合并后用状态。将最大等价类合并后用状态B、D和和E表示。表示。ABCDEFGHI B/0D/0F/0H/0I/0H/0I/0A/0A/0 C/0E/0G/0I/0I/0I/0I/0A/0A/1 ABDEHI B/0D/0H/0I/0A/0A/0 B/0E/0I/0I/0A/0A/1 状态化简状态化简设计举例设计举例2.2.状态化简状态化简3.3.状态编码状态编码A=000，B=001，D=011，E=111，H=110，I=010设计举例设计举例4.4.选择触发器，求驱动方程、输出方程选择触发器，求驱动方程、输出方程选择选择D触发器触发器输输 入入X 现现 态态Q3n Q2n Q1n驱动信号驱动信号 D2 D1 D0 次次 态态 Q3n+1Q2n+1Q1n+100000011