出租车计费器的设计

1、课程设计报告课程名称数字系统与逻辑设计课题名称由租车计费器的设计专 业通信工程班级学号姓名指导教师乔汇东 胡倩2011年7月9日湖南工程学院课程设计任务书课程名称数字系统与逻辑设计课 题由租车计费器的设计专业班级学生姓名学 号指导老师乔汇东 胡倩审 批乔汇东任务书下达日期2011 年7月2日数字系统与逻辑设计课程设计任务书一、设计目的全面熟悉、掌握VHDLS言基本知识，掌握利用VHD印言对常用的的组合 逻辑电路和时序逻辑电路编程， 把编程和实际结合起来，熟悉编制和调试程序 的技巧，掌握分析结果的若干有效方法，进一步提高上机动手能力，培养使用 设计综合电路的能力，养成提供文档资料的习惯和规范编程

2、的思想。二、设计要求1、设计正确，方案合理。2、程序精炼，结构清晰。3、设计报告5000字以上，含程序设计说明，用户使用说明，源程序清单 及程序框图。4、上机演示。5、有详细的文档。文档中包括设计思路、设计仿真程序、仿真结果及相应 的分析与结论。三、进度安排第二十周星期一：课题讲解，查阅资料星期二：总体设计，详细设计星期三： 编程，上机调试、修改程序星期四：上机调试、完善程序星期五：答辩星期六-星期天：撰写课程设计报告附：课程设计报告装订顺序：封面、任务书、目录、正文、评分、附件（ A4大小的图纸及程序 清单）。正文的格式：一级标题用3号黑体，二级标题用四号宋体加粗，正文用小四号宋体；行距为2

3、2。 正文的内容：一、课题的主要功能；二、课题的功能模块的划分（要求画出模块图）；三、主要功能的实现；四、系统调试与仿真；五、总结与体会；六、附件（所有程序的原代码，要 求对程序写出必要的注释）；七、评分表。目录一、出租车系统主要功能 1二、出租车计费系统功能模块 11. 计费模块 12. 计程模块： 2三、出租车计费系统的功能实现 21. 系统的总体框图： 22. 程序流程图： 33. 系统各功能模块的实现： 3四、系统调试与仿真 41. 错误提示： 42. 系统仿真结果： 4五、总结与体会 4六、附录 51. 顶层模块： 52. 计量模块： 83. 计费模块： 9七、评分表 11、出租车系

4、统主要功能设计要求：本实验要完成的任务就是设计一个简单的出租车计费器，要求是起步价 3元，准行1公里，以后1元/公里。时钟输入为一个1KHz的系统时钟，直 流电机模块每转一圈输出一个脉冲信号给 CPU另外用按键模块的S1来作为 整个系统的复位按钮，每复位一次，计费器从开始计费。直流电机模块用来 模拟出租车的车轮子，每转动一圈认为是行走1米，所以每旋转1000圈，认为车子前进1公里。系统设计是需要检测电机的转动情况，每转一周，计 米计数器增加1。设计思想：整设计由计程模块，计费模块和显示模块三个部分组成。其中计量模块 是整个系统实现里程计数重要部分；同时脉冲信号来实现系统的计费。显示 模块主要是

5、显示用8个七段码管，前四个显示里程，后四个显示费用。 二、由租车计费系统功能模块1 .计费模块当计费信号S1一直处于高电平即计费状态时，本模块根据控制模块选择出的信号从而对不同单价的时段进行计费。即行程在1km内，起步价3元；1km外以每公里按1远计费。leg0、leg1、leg2、leg3分别表示费用的显示。模块元件0cointya. m精品资料2 .计程模块:计算乘客所行驶的公里数，当行驶里程大于1km时，本模块中pulse脉冲信号 变为1;当clkl每来一个上升沿，计程器就自增 1,计程器的量程为9.9km,满 量程后自动归零。元件框图为：51塞3,切dkl03 0k13 0k03. .

6、0rp - - - .三、由租车计费系统的功能实现1.系统的总体框图：2.程序流程图:3.系统各功能模块的实现:显示模块:XUUOULUUUL . . oB- i L±j -八、li UU1 if"四、系统调试与仿真1.错误提示:y Icfa: 加h;现址工卬一宾工”优碑士汽口 一七iw.鸵忧匕,。：三三E 况-二：通0 5箕(：映|: VB 型血打血战tub血田：皿 趾d in cmimct nu: mA pnm触W 购Eti 2m W0l:o: 谭二洱:k ra:m" s it ；ii；itdi5j due t:钟;。或已图8liI) Tnfifl* Dwrt

7、Aiinri mit inrlndiitfr ' piffitiw -n imrn* Fi> 性 嗣错误分析：从这可以看出来是工程名不统一，应该把工程名同意改为taxi。这是我们经常犯的错误。LEJ- ：£ U1C口;yi4 皿工工 ”口. XIXU-XMUXll1 工 CU-V-A- V-JJC?« X1L ayU-l- VC： t-XXC VfU-XX . T11UX Error (10482) : VHDL error at tajti.vhd(32) : 3bject "ahuju" is used but not; decLard

8、1+1rtrsr:_1 And Ly a is * Syrthtsis was jiisuccessLU. 1 errcr r u naming 3 Errors Qmrtiis II Fu2L Coirs i la Dion v&s unsu:cessfuli 1 error, 0 warnings错误分析：shuju没有定义。2.系统仿真结果:刖血£!上画51A守：目1域i：团 1. J . R副困】喊Ll|i Pl电士日嶂t制就Ti峰则犷'a id目如油廊喇郎忡e懈网脚怫m懈螂蝌端帔懒m礴脚希望日以i:耻x 口】n正】工国I图7国;加cr困：k "“】

9、！：回:国i区？同f间丫 m工的t国工:/7a城H叼)tnr五、总结与体会短短几天的EDA课程设计已经接近尾声了，我们从挑选课设题目，查阅资料，到研究 出总体设计，详细设计，再到最后的编程上机调试，修改程序，完善程序，收获颇多。我学 会在这其中解决了很多问题，也帮同学解决了许多问题。出租车计费器系统的设计已全部完成，但我的设计不能实现动态扫描电路显示车费数目。车暂停时停止计费。 若停止清零，等待下一次计费的开始。出租车计费系统设计中体现 了 VHDLS盖面广，描述能力强，是一个多层次的硬件描述语言及PLD器件速度快，使用方便，便于修改等特点。我们再次熟悉和增强了对 VHDM言的基本知识，熟悉利

10、用 VHDL语言对常 用的的组合逻辑电路和时序逻辑电路编程，把编程和实际结合起来。VHDL硬件描述语言打破了硬件和软件设计人员之间互不干涉的界限， 可以使用语言的形式 来进行数字系统的硬件结构、行为的描述，直接设计数字电路硬件系统。通过编 程、下载后，该芯片已经具备了原来需要使用复杂的数字电路实现的功能；更加了解和加深了对编制和调试程序的技巧， 进一步提高了上机动手能力，培养了使 用设计综合电路的能力，养成了提供文档资料的习惯和规范编程的思想。在设计程序时，不能妄想一次就将整个程序设计好，反复修改、不断改进是程 序设计的必经之路；要养成注释程序的好习惯，一个程序的完美与否不仅仅是实 现功能，而

11、应该让人一看就能明白你的思路， 这样也为资料的保存和交流提供了 方便；在设计课程过程中遇到问题是很正常的，但应该将每次遇到的问题记录下来，并分析清楚，以免下次再碰到同样的问题。课程设计结束了，但是从中学到 的知识会让我受益终身。发现、提出、分析、解决问题和实践能力的提高都会受 益于我在以后的学习、工作和生活中。在设计的过程中发现了自己的不足之处， 对以前所学过的知识理解得不够深刻，掌握得不够牢固。最后，我们衷心的感谢课设期间一直指导和陪伴着我们的老师。六、附录1 .顶层模块：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_

12、ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity taxi isport(clk:in std_logic; -系统始终信号51: in std_logic;-复位信号pulse: in std_logic;-车轮脉冲信号LEG,BT: out std_logic_vector(7 downto 0);end taxi;architecture rt4 of taxi iscomponent jifeiport(clk2:in std_logic;S1: in std_logic;count0,count1,count2,count3:buffe

13、r std_logic_vector(3downto 0);end component;component jiliangport( S1:in std_logic;clk1:in std_logic;k3,k2,k1,k0: buffer std_logic_vector(3 downto 0);end component;signal a,b: std_logic;signal shuju,c,d,e,f,h,i,j,k:std_logic_vector(3 downto 0);signal cnt:std_logic_vector(2 downto 0);beginu1:jiliang

14、port map(clk1=>pulse,S1=>S1,k0=>c,k1=>d,k2=>e,k3=>f);-例化计量模块u2:jifeiportmap(clk2=>pulse,S1=>S1,count0=>h,count1=>i,count2=>j,count3=>k);-例化计费模块M1:process (cnt,clk)beginif clk'event and clk='1'thencase cnt iswhen "000"=>BT<="0000000

15、1”;shuju<=c;when "001"=>BT<="00000010”;shuju<=d;when "010"=>BT<="00000100”;shuju<=e;when "011"=>BT<="00001000”;shuju<=f;when "100"=>BT<="00010000”;shuju<=h;when "101"=>BT<="0010000

16、0”;shuju<=i;when "110"=>BT<="01000000”;shuju<=j;when "111"=>BT<="10000000”;shuju<=k;when others=>NULL;end case;end if;end process M1;M2: process(clk)beginif clk'event and clk='1' thencnt<=cnt+1;end if;end process M2;M3:PROCESS(shuj

17、u,clk)beginif clk'event and clk='1' thencase shuju iswhen "0000"=>LEG<="11111100”;when "0001"=>LEG<="01100000”;when "0010"=>LEG<="11011010”;when "0011"=>LEG<="11110010”;when "0100"=>LEG<=&

18、quot;01100110”;when "0101"=>LEG<="10110110”;when "0110"=>LEG<="10111110”;when "0111"=>LEG<="11100000”;when "1000"=>LEG<="11111110”;when "1001"=>LEG<="11110110”;when others =>NULL;end case;end

19、if;end process M3;end if;2 .计量模块：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jiliang isport(S1: in std_logic;clk1: in std_logic;k3,k2,k1,k0: buffer std_logic_vector(3 downto 0);end jiliang;architecture behav of jiliang isbeginprocess(c

20、lk1,S1)beginif S1='0' thenk3<="0000"k2<="0000" ;k1<="0000"k0<="0000"elsif clk1'event and clk1='1' thenif k0="1001" then k0<="0000"if k1="1001" then k1<="0000"if k2="1001" t

21、hen k2<="0000"if k3="1001" then k3<="0000"elsek3<=k3+1;end if;elsek2<=k2+1;end if;elsek1<=k1+1;end if;elsek0<=k0+1;end if;end process;end behav ;3 .计费模块：library IEEE;use IEEE.STD LOGIC 1164.ALL;use IEEE.STD LOGIC ARITH.ALL;use IEEE.STD LOGIC UNSIGNED.ALL;entity jifei isport(clk2:in std logic;-时钟信号51: in std logic;-复位信号count0,count1,count2,count3:bufferstd logic vector(3downto0);end jifei;architecture behav of jifei isbeginprocess(clk2,S1)variable m:integer range 0 to 1000:=0;-定义变量beginifS1=&