全差分CMOS运算放大器的设计

1、 CMOS运算放大器的设计 报告人： 指导老师： 二0一三年十一月 目录第一章 绪论41.1设计平台及软件介绍41.1.1 PSPICE简介41.1.2 L-Edit简介41.1.3 Cadence OrCAD Capture简介41.2 设计方法51.2.1CMOS运算放大器设计方法51.2.2运算放大器的性能优化5第二章 全差分运算放大器基础72.1 MOS器件基本特性72.1.1 MOSFET的结构和大信号特性72.1.2 MOSFET的小信号模型82.2运算放大器概述92.3全差分运算放大器特点10第三章 CMOS模拟运放设计123.1设计目标123.2电路结构分析123.3.1 输入

2、级设计133.3.2电流镜电路143.3.3偏置电路153.3.4 输出级163.3.5 整体电路16第四章 运放参数的模拟与测量184.1瞬态分析184.2 温度特性194.3输出阻抗204.4交流特性分析215.1版图设计基础225.1.1设计流程225.1.2 L-edit中的版图设计235.2 版图设计245.3版图参数的提取并仿真255.3.1版图参数的提取和修改255.3.2电路仿真26第六章 总结28【参考资料】29附录：30一、Pspice仿真代码：301、原理层次仿真代码（偏置电压由直流电压直接替代）302、MOS分压电路中MOS宽长比确定电路313、最终Pspice仿真代码

3、32二、版图生成代码33三、版图修改代码36 第一章 绪论 1.1设计平台及软件介绍1.1.1 PSPICE简介 PSPICE是由SPICE（Simulation Program with Intergrated Circuit Emphasis）发展而来的用于微机系列的通用电路分析程序。于1972年由美国加州大学伯克利分校的计算机辅助设计小组利用FORTRAN语言开发而成，主要用于大规模集成电路的计算机辅助设计。PSPICE仿真软件具有强大的电路图绘制功能、电路模拟仿真功能、图形后处理功能和元器件符号制作功能，以图形方式输入，自动进行电路检查，生成图表，模拟和计算电路。它的用途非常广泛，不仅

4、可以用于电路分析和优化设计，还可用于电子线路、电路和信号与系统等课程的计算机辅助教学。与印制版设计软件配合使用，还可实现电子设计自动化。被公认是通用电路模拟程序中最优秀的软件，具有广阔的应用前景。1.1.2 L-Edit简介 L-Edit是专用集成电路设计软件TannerTools中的主要版图设计软件，是一个用来制造集成电路掩膜的版图设计工具。L-Edit中的层与掩膜生产过程相关联，不同的层能被方便地显示为不同的颜色和样式，并且每层间相互独立。L-Edit以文件、单元、简单的掩膜的形式描述版图设计。其最大的特点是速度快、功能强、使用方便和分层设计。1.1.3 Cadence OrCAD Cap

5、ture简介 Cadence、OrCAD、Capture 是线路图输入系统，具有快捷、通用的设计输入能力，针对设计一个新的模拟电路、修改现有的一个 PCB 的线路图、或者绘制一个 HDL 模块的方框图，都提供了所需要的全部功能。它运行在 PC 平台，用于 FPGA 、 PCB 和Cadence、OrCAD、PSpice设计应用中，它是业界第一个真正基于 Windows 环境的线路图输入程序，易于使用的功能及特点已使其成为线路图输入的工业标准。1.2 设计方法1.2.1CMOS运算放大器设计方法CMOS运算放大器的设计通常包括结构设计和器件设计两个状态。首先，寻找可行的结构，如果选择的结构不符合

6、要求，则需要修改结构或重新设计。一旦 符合条件，接着进行器件设计，确定直流工作点、器件尺寸和偏置网络，必须仔细计算器件的尺寸以满足运放的交、直流要求。为了满足所有的设计指标，这两个设计步骤需要重复的进行。下图给出了运算放大器的设计流程： 图1.1：模拟运算放大器设计流程 1.2.2运算放大器的性能优化 “理想”运放具有以下的特性：无限大的输入阻抗和输出电流；无限大的转换速率和开环增益；无噪声、失调、功耗浪费和信号失真；无负载、频率和电源电压的限制。事实上，没有运放能达到以上所有的特性。在实际的设计中，运放参数中的大多数都会互相牵制，这将导致设计变成一个多维优化的问题。如下图“模拟电路设计八边形

7、法则”所示，这样的折衷选择、互相制约对高性能放大器的设计提出了许多难题，要靠理论和经验才能得到一个较佳的折衷方案。 图1.2：模拟电路设计八边形法则 第二章 全差分运算放大器基础 本章主要介绍MOS器件的一些特性，以及运算放大器的相关内容。2.1 MOS器件基本特性2.1.1 MOSFET的结构和大信号特性 下面为N沟道增强型MOS管的剖面图及其输出特性曲线。图2.1：强反型时增强型NMOS管的剖面图 图2.2：NMOS管的i-u特性 CMOS管的强反型区： 当MOS器件的栅源电压大于阈值电压时，称之为强反型状态。当时，器件饱和区，这里的，与分别指MOS管的漏源电压、栅源电压和阈值电压。实际上

8、，在MOS运放设计中，大部分的MOS管都是工作在饱和状态，因为对于给定的漏极电流和器件尺寸来说，工作在饱和区可以提供稳定的电流和比较大的电压增益。在饱和区，MOS器件的漏极电流和栅源电压的关系由下式决定： 式中uN为NMOS沟道中电子迁移率，COX为栅氧化区单位面积电容，W为有效沟道宽度，L是有效沟道长度，KN为NMOS管的导电因子。在模拟电子电路中，MOSFET的跨导gm是一个重要的参数。根据上式可求得MOSFET在饱和区静态工作点处的小信号跨导： 或者 可见MOSFET的饱和区的跨导不仅与它的工作电流有关，而且可通过选择器件尺寸加以改变。正因为如此，使MOS模拟IC的设计更为灵活。2.1.

9、2 MOSFET的小信号模型 当NMOS管在直流偏置作用下工作于饱和区时，其交流小信号等效模型如下图所示，在电路计算中，由MOS管的大信号模型算出电路的静态工作点后，就必须由小信号等效模型来分析电路。小信号模型是能简化计算工作的线性模型，它是在一定的电压电流下有效，它的各项参数依赖于大信号模型参数和直流变量。图2.3：MOSFET的小信号模型 上图列出手工设计时的简化等效电路模型，各参数定义如下：栅-衬底电容和源-衬底电容；、 、栅-漏电容； 饱和区跨导： 令 可以表示为： 输出电阻为： 输出电阻影响模拟电路的许多特性，例如，它限制着大多数放大器的最大电压增益。在简化的手工分析中，可以使用近似

10、表达式： 2.2运算放大器概述运算放大器是模拟电路设计中用途最广/最重要的部件，大量的具有复杂程度的运放被用来实现各种功能：从直流偏置产生到高速放大或滤波。运算放大器是具有足够正向增益的放大器（受控源），当加负反馈时，闭环传输函数与运算放大器的增益几乎无关。利用这个原理可以设计出很多有用的模拟电路和系统。对运算放大器最主要的一个要求是有一个足够大的开环增益以符合负反馈的概念。单级放大器大多没有足够大的增益，因此多数CMOS运放采用两级或多级增益。最常用的运算放大器之一是两级运算放大器，下图为最常用的两级运算放大器的框图。 图2.4：运算放大器的基本结构 上图描述了运算放大器的重要组成部分，CM

11、OS运算放大器在结构上非常类似于双极型运算放大器。输入级主要作用是放大差模输入信号，由差分放大电路组成，有时会提供一个差分到单端的转换，利用它的对称性可以提高整个电路的共模抑制比，可以改善噪声和失调性能，且具有很强的抗干扰能力，并具有温度漂移下、级间易直接耦合。增益级这一级的主要作用是提高电压的增益，如果差分输入级没有完成差分到单端的转换，那么这个工作应该由这级来完成。输出级输出级一般由源极跟随器或推挽放大器组成，用于降低输出阻抗，维持大的信号摆幅。偏置电路主要用于为每只晶体管建立适当的静态工作点。 补偿电路在运算放大器中加负反馈，用以保持整个电路工作的稳定。 2.3全差分运算放大器特点现代模

12、拟集成电路中，高性能的运放多采用全差分形式。所谓全差分运放，指的是输入输出均为差分形式的运算放大器。全差分运放同普通的单端输出运放相比，有以下几个优点： 1. 全差分运放具有低噪声特性，由于全差分运放电路的结构完全对称，因而在理想情况下，外部噪声对运放的两条信号通路所产生的影响完全相同。在实际电路中，外部噪声对不同的信号通路的影响不可能是完全相同的。因此，全差分运放虽然能够抑制噪声，但也只能是抑制共模噪声，对差模噪声全差分也无能为力。然而，相对于单端输出的运放来说，其噪声特性还是有较明显改善的。2. 全差分运放具有较大的输出电压摆幅，由于全差分运放的输出为差模输出，因而其输出电压摆幅同普通运放

13、相比可以变大一倍。此外，互补的输出信号除了可以使运放的输出摆幅变大一倍之外，还使得运放的增益可以提高大约6db，从而可以在低电源电压下实现高增益和宽摆幅输出。3. 由于全差分运放的输出信号摆幅增大，同时其共模噪声得到抑制，因为信噪比随之增加。4. 全差分形式可以较好的抑制谐波失真的偶数阶项。 第三章 CMOS模拟运放设计 通过上章对运算的简单介绍，本章提出设计目标，并选择适当的结构进行设计。3.1设计目标本CMOS运放的设计的性能指标如下表所示： 表3.1 性能参数 参数描述设计值 电源电压 5V 工作温度050度输出形式 差分输出 幅值增益 （1100mv的10MHz信号）30倍单位增益带宽

14、 大于500MHz 共模抑制比80db 输出摆幅正负3V 建立时间小于100ns 转换速率大于150V/us 3.2电路结构分析运算放大器的结构主要有三种：（A）简单两级运放，two_stage；（B）折叠共源共栅，folder_cascode；（C）共源-共栅，telescopic，以下为各主要形式运放的对比： 表3.2 各类运放结构对比 增益 摆幅 速度 功耗 噪声 套筒式共源共栅 中 中 高 低 低 折叠式共源共栅 中 中 高 中 中 两极运放 高 高 低 中 低 增益提高运放 高 中 中 高 中 折叠式运放与套筒式运放相比，输出摆幅相对较大(比套筒式运放少折叠一个MOS管)，这是以较大

15、功耗、较小的增益、较小的带宽和较大的噪声获得的。尽管如此，折叠式运放比套筒式运放运用的更为广泛，因为它可以直接接成跟随形式(折叠式常用于单级运放，两极运放中，第一级还是常用套筒式运放) ，而套筒式运放不能接成跟随器形式(仅用作跟随器时，利用自举技术可以解决这一问题)。不论那种结构，双端输出比单端输出带宽更宽(没有“镜像极点”)。 结合运放的设计指标要求，选择运放电路的结构时，需综合考虑： （1） 工作电压低，提高信噪比，要求输出摆幅能达到轨对轨的范围； （2） 为了能够达到高增益，需要采用共源共栅结构，这样就限制了输出摆幅，为此，选用两运放；第一级提供高增益，第二级提供轨对轨的输出摆幅，这样的

16、两级结构可以兼顾电压增益和输出摆幅的要求，一般很少使用多余两级的运放结构，因为那样很难保证系统的稳定性。（3） 为了尽量降低功耗，第一级电路选用折叠式共源共栅运放结构，输出级用简单的共源跟随器，从而提高系统的带负载能力； （4） 两级结构需要采用频率补偿技术来保证系统的稳定性，因而补偿电路是必不可少的。综合上述，得到设计的结构为共源共栅放大+共源跟随输出缓冲。 图3.1 共源共栅差动对3.3具体设计过程3.3.1 输入级设计 综合考虑采用共源共栅放大+共源跟随输出缓冲的结构，套筒式的共源共栅结构，虽然频率特性较好，又因为它只有两条主支路，所以功耗比较小。但是这些都是以减小输入范围和输出摆幅为代

17、价的。但是考虑到对运算放大器的具体要求该运算放大器的具体要求主要在小信号范畴，而且增益在10MHz信号输入时只有30倍的要求。为了简化设计电路，在设计要求下具体电路采用了套筒式共源共栅结构。 图3.2 套筒式的共源共栅结构3.3.2电流镜电路电流镜遵循的原理是：如果两个相同MOS管的栅-源电压相等，那么沟道电流也应该相等。电流镜类型主要有基本电流镜、Cascode电流镜、威尔逊电流镜、改进的威尔逊电流镜和电压减少的共源共栅电流镜。 本设计采用性能较好的稳控性共源共栅电流源。经过试验可以达到运放电路所需。图3.3 电流镜电路3.3.3偏置电路 模拟电路设计的一个最重要的部分是偏置电路，偏置电路的

18、目的是为了确定晶体管的合适DC静态工作点，确定了合适的直流静态工作点后就可以确定稳定的、可以预测的DC漏极电流以及DC漏极电压，以确保输入信号工作在饱和区。偏置电路时形成运放的基础，它给各种电路例如差分输入级、增益级以及输出级等提供精确的偏置，以使其正常稳定的工作。本电路处于简化电路的角度，采用了MOS管直接分压来提供偏置电路。 图3.4 MOS分压电路3.3.4 输出级 输出级采用源极跟随器，源跟随器中的电流源的大小取决于运算放大器所需要的吸收电流的能力。使用有源负载的源跟随电路如图所示： 图3.5 源输出级电路 3.3.5 整体电路 综合以上，在设计时，为了更方便地得到各个偏置电压的大小，

19、首先使用偏置直流电源代替偏置电压，得到偏置电压大小后再来确定，MOS管分压所需的宽长比例，这里的网单将在附录中给出，最终得到整体的电路图如下： 图3.6 整体运放电路图第四章 运放参数的模拟与测量 前面从理论上完成了电路的设计，要最终完成运放电路的设计，需要对所设计的运放电路进行反复的仿真和测试，这些工作是必不可少的。本章对所设计的CMOS运放电路做出仿真，直到各项指标达到或接近设计要求为止。 采用实验提供的MOS管模型，运用PSPICE软件工具对所设计的电路进行仿真，运放的电源电压VDD取5V，环境温度为25度，代码在附录中给出。4.1瞬态分析此分析主要是为了观察在输入为1100MV范围的1

20、0MHZ交流信号时，输出电压增益大小以及其线性度。以下个图分别为输入为1MV10MV100MV时第一级和第二级输出级的电压波形。（其中绿色为共源共栅输出，红色为最后缓冲级输出） 输入为1mv时的一二级输出：输入为10mv时的一二级输出：输入为100mv时的一二级输出： 图4.1 1mv 、10mv 、100mv时的输出信号由输出结果可以看出运放的设计满足10MHz信号输入30倍放大倍数，小信号时第二级对信号的放大能力较强，而在较大信号是第二级放大能力有限，同时第二级放大电路也起到了减小输出阻抗，增大对后级的驱动能力的功能。但是在信号输入1mv100mv中，运放的放大倍数有所不同，中间放大倍数相

21、差约为6倍，线性度基本可以接受，但是仍需改善。4.2温度特性由.TEMP -45 0 50 100代码可以直接得到不同温度下的输出波形。 100mv 时温度特性 10mv时的温度特性 图4.2 100mv、10mv时的温度特性分析由图可以看出，在输入信号为10mv时，输出电压在-45度时的曲线与其他温度下的输出差距较大。可见在输入信号较大时，运放的温度特性要相对好些。4.3输出阻抗 运放的输出阻抗大小可以反映运放的带负载能力，利用PSPICE中的TF函数可以直接得到运放的输出阻抗。输出阻抗测试代码 .TF V(13) V2 图4.3 输出阻抗 由上图可见，输入阻抗为10E20欧姆，输出阻抗为5

22、475欧姆。由网单中显示的输出阻抗可以分析运放的驱动能力，从上图可以看出，这个运放的输出阻抗相对较大，对下一级的驱动能力不足，这主要是在第二级设计的时候MOS管的沟道宽度较小，若在放大倍允许的情况下加大第二级MOS管的沟道宽度，这样就可以减小放大器的输出阻抗，从这点也可以分析出，第一级提供足够的放大倍数对整个运放的设计尤为重要。如果采用增益更高的折叠共源共栅结构则运放的第一级增益更大，但那是以增加运放功耗和电路复杂度为代价的。4.4交流特性分析 交流特性反映的是运放的增益带宽积，增益带宽积越大意味着在相通的增益下运放的带宽更大，这样对于宽频率小信号有更好的放大效果。 图4.4 交流特性分析由上

23、图可以看出运放的频率带宽为1MHz10MHz。满足题目对运放设计的要求。 第五章 版图设计版图设计是通过EDA设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII数据。版图设计是根据产品前段设计线路或文件要求，按照工艺设计规则,设计电路的版图，并对产品版图进行规则检查，电路与版图匹配检查；完成用于生产加工的电路最终设计！ 本章主要讨论版图设计的有关基本概念、设计方法和设计过程。5.1版图设计基础5.1.1设计流程 集成电路设计的独特之处在于不只是需要懂得电路图。一个电路尽管在电路图级的定义和功能都正常，但是如果物理设计不正确，也会导致失败。在集成电路设计中，物理

24、层设计称作版图设计。版图是集成电路物理设计的结果，也是整个集成电路设计的最终结果，同时是集成电路设计与制造的唯一联系。版图设计的一般流程如下图所示： 图5.1 版图设计流程 首先是根据电路原理图画出对应的版图，即把对应的器件摆好，完成连线。但由于版图的制造精度有限，所以版图必须满足一定的要求，这就需要通过版图设计规则来约束。设计规则是集成电路设计与制造的桥梁，这些规定是以掩模板各层几何图形的宽度、间距及重叠等最小容许值的形式出现的。设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求。通俗的讲，就是保证集成电路在制作过程中工艺能力所能达到的、保证芯片不出问题所提出的对

25、版图设计的各种约束条件。版图画完后，需要用软件依据DRC文件来进行“设计规则检查”（Design Rule Check, DRC），以验证所画的版图是否完全符全版图的设计规则。当版图没有DRC错误，完全合乎设计规则后，再依靠LVS文件，将它和电路原路进行比较，最后再进行电路网单的提取。5.1.2 L-edit中的版图设计 我们知道，集成电路是一层一层的制造出来的，那么作为表示它物理构造的版图自然也使用不同的层来表示电路、器件的结构。这些层基本和实际电路中的物理层相对应。从版图设计数据结果来说，它是由一些规则的集合图形组成的，这些图形分为若干层，每层图形可以制造成一块掩模板，不同的掩模板分别用于

26、不同的光刻工艺过程。本实验中使用L-edit软件来进行版图设计，下表列出了L-edit中常用层的名称与含义。表5.1版图中层的定义 5.2 版图设计本实验中使用L-edit中nhp_n08的设计规则，针对本实验的电路设计，此规则下需要使用到的元器件有NMOS、PMOS和电阻R，由于本设计中可能用到的电阻阻值较大，故选用N阱工艺的电阻R。所用到的元器件版图如下所示： （a） （b） (C) 图5.2 nhp_n08设计规则版图 (a) NMOS (b)PMOS (c)N阱工艺的电阻R 图5.3 叉指结构的NMOS和PMOS根据L-edit的设计规则将MOS运放电路图转化的版图如下： 图5.4 C

27、MOS运放的整体版图 本版图的设计主要依据Pspice仿真网单来设计，布局与电路图的布局也基本相同，由于MOS管的尺寸相差较大，所以在设计时充分采用了MOS管叉指结构设计方法，有利于减小整体版图的面积，使MOS管的排列更加规整。5.3版图参数的提取并仿真5.3.1版图参数的提取和修改版图画好之后，首先进行DRC（设计规则检查）无误之后就可以提取电路网单（见附录），提取的网单并不能对其直接进行仿真来验证版图的正确性，还需要对网单进行适当的修改。如： （1） 参照原来设计的电路图，判断每一个MOS管的源和漏级是否正确，如不正确还需对其做出修改。（2） 为仿真方便，将所有对地的标号改为0。（3） 可

28、以适当的修改衬底的标号。（4） 仿真时还需要加上激励和电源，另外如果直接仿真会提示没有MODEL的错误，这时还需要将原来的MOS管模型加上才可以进行仿真。做了以上修改之后（电路网单见附录），就可以对电路的不同参数进行仿真了。根据第四章的部分仿真性能参数进行仿真。主要作了直流瞬态分析以及交流频率特性分析。 5.3.2电路仿真（1） 瞬态分析 输入为1mv时的输出输入为10mv时的输出输入为100mv时的输出 图5.5 输入为1、10、100MV时输出波形 从上图可以看出，由版图提取的网单，PSpice仿真效果在放大倍数上比原来的网单偏小，但是线性度得到很大改善，在1mv100mv的范围内放大倍数

29、都稳定在30倍左右，偏差不超过1倍，可见由版图提取的参数与原来的网单还是有所差别的。（2）交流特性分析分析代码：.AC DEC 100 100K 100MEG 图 5.6 交流特性分析由上图可以看出，运放的交流特性往低频方向移动。可能是版图的参数改变了MOS的电容大小，使得运放交流特性发生了改变。 第六章 总结 感谢带我们这次实验的学长、学姐以及一起实验的同学，学长学姐在差分CMOS运放的设计中对我们进行了我们全程的指导，给予了我们很大帮助，这也是我们能够顺利完成这次实验的关键，同时感谢常老师的指导，以及学校为我们提供了这过得去的实验场地、仪器和设备，在此对相关人员表示衷心的感谢。 实验中从收

30、集资料、查阅文献、设计电路、进行理论分析、电路仿真、版图设计到最后报告的完成，受益良多。通过此次实验，了解了一个普通CMOS运算放大器的设计流程，对CMOS模拟集成电路设计理论和工艺技术有了一定的认识，特别是对全差分运放的各项参数加深了认识，以及学会巩固了Pspice和L-Edit的使用，对MOS器件的设计有了一个初步的认识。实验完成了CMOS运算放大器的设计，整个设计分为以下几个部分： （1） 简单介绍几款设计软件以及运算放大器设计的一些方法。（2） 对CMOS器件的模型和工作特性进行分析，这是设计放大电路的基础。（3） 研究运算放大器的电路结构和工作原理，在已有的技术成果基础上提出自己的设

31、计方案并验证设计的可行性，选择合适的电路结构分模块进行设计。综合考虑运放的技术指标和电路实现的繁简性，把要设计的运算放大器分成许多子单元，然后在当前可以实现的工艺基础上选择合适的结构设计子单元，最后构成整个运放电路。（4） 应用PSPICE软件对所涉及的电路进行各种参数的仿真； （5） 应用L_edit软件绘制电路的版图，并对版图进行参数提取以及电路的仿真。 此外这次综合实验还使我学会了如何分析MOS电路设计中出现的问题，怎么把一个复杂的问题一步步地剥离出来，找到问题的根源，把几个交织在一起的问题理顺再一个个地解决。 【参考资料】 【1】一种高增益带宽CMOS全差分运算放大器朱小珍 西安电子科

32、技大学 【2】CMOS运放性能参数仿真规范芯海科技有限公司 【3】CMOS低压微功耗折叠式共源-共栅运放设计张静 江苏大学 【4】一种全差动折叠共源共栅的CMOS放大器王绍清 徐肯 冯勇建 厦门大学【5】低压低功耗CMOS模拟运算放大器的设计与研究赵增会 河北工业大学【6】模拟CMOS集成电路设计 Behzad Razavi 著陈贵灿 程军 张瑞智 等译西安交通大学出版社 【7】模拟电路的计算机分析与设计PSPICE程序应用高文焕 汪慧 编 著 清华大学出版社 附录：一、Pspice仿真代码：1、原理层次仿真代码（偏置电压由直流电压直接替代）CMOS AMP TESTM1 3 1 16 0 N

33、M W=60U L=2UM2 4 2 16 0 NM W=60U L=2UM3 6 5 3 0 NM W=48U L=2UM4 7 5 4 0 NM W=48U L=2UM5 6 8 9 12 PM W=30U L=2UM6 7 8 10 12 PM W=30U L=2UM7 9 11 12 12 PM W=28U L=2UM8 10 11 12 12 PM W=28U L=2U*mirorr current source*M13 16 17 0 0 NM W=60U L=2U M14 17 17 0 0 NM W=38U L=2UM15 17 17 12 12 PM W=5U L=2UVDD

34、 12 0 5*2 LEVELM10 13 7 12 12 PM W=30U L=2UM12 13 13 0 0 NM W=4U L=2UM9 15 6 12 12 PM W=30U L=2UM11 15 15 0 0 NM W=4U L=2U* voltage bias*VB3 11 0 DC 3.8VB2 8 0 DC 1.6VB1 5 0 DC 1.6 *VI1 1 0 AC 1M V1 1 0 SIN(1 50M 10MEG 0 0 0)*VI2 2 0 AC 1MV2 2 0 SIN(1 50M 10MEG 0 0 180).MODEL NM NMOS LEVEL=3 PHI=0.7

35、00000 TOX=3.9100E-08 XJ=2E-7 + VTO=0.7909 DELTA=7.2550E-01 LD=3.6790E-07 KP=5.4712E-05 + UO=619.5 THETA=4.2250E-02 RSH=3.2310E+01 GAMMA=0.5350 + NSUB=6.7240E+15 NFS=5.9090E+11 VMAX=1.9770E+05 ETA=8.3090E-02 + KAPPA=4.1240E-01 CGDO=4.8737E-10 CGSO=4.8737E-10 + CGBO=3.4582E-10 CJ=1.3214E-04 MJ=6.0852E

36、-01 CJSW=5.2994E-10 + MJSW=2.5789E-01 PB=4.0492E-01.MODEL PM PMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7+ VTO=-0.8561 DELTA=3.0980E-01 LD=4.5500E-07 KP=1.9226E-05 + UO=217.7 THETA=9.9290E-02 RSH=7.5840E+01 GAMMA=0.5452 + NSUB=6.9830E+15 NFS=5.9080E+11 VMAX=2.2870E+05 ETA=7.2030E-02 + KAPPA=9.99

37、90E+00 CGDO=6.0275E-10 CGSO=6.0275E-10 + CGBO=3.4742E-10 CJ=2.9728E-04 MJ=5.6053E-01 CJSW=4.2994E-10 + MJSW=3.3691E-01 PB=8.6041E-01 .OP*.AC DEC 100 10 10MEG*.PARAM X .5M*.STEP PARAM X .5M 50M 5M.TRAN .1US 2US.PROBE.END2、MOS分压电路中MOS宽长比确定电路CMOS AMP TEST.PARAM AMP=10UM1 1 1 2 0 NM W=4U L=2UM2 2 2 0 0

38、NM W=AMP L=2UVDD 1 0 5.MODEL NM NMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7 + VTO=0.7909 DELTA=7.2550E-01 LD=3.6790E-07 KP=5.4712E-05 + UO=619.5 THETA=4.2250E-02 RSH=3.2310E+01 GAMMA=0.5350 + NSUB=6.7240E+15 NFS=5.9090E+11 VMAX=1.9770E+05 ETA=8.3090E-02 + KAPPA=4.1240E-01 CGDO=4.8737E-10 CGSO=4

39、.8737E-10 + CGBO=3.4582E-10 CJ=1.3214E-04 MJ=6.0852E-01 CJSW=5.2994E-10 + MJSW=2.5789E-01 PB=4.0492E-01.MODEL PM PMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7+ VTO=-0.8561 DELTA=3.0980E-01 LD=4.5500E-07 KP=1.9226E-05 + UO=217.7 THETA=9.9290E-02 RSH=7.5840E+01 GAMMA=0.5452 + NSUB=6.9830E+15 NFS=5.

40、9080E+11 VMAX=2.2870E+05 ETA=7.2030E-02 + KAPPA=9.9990E+00 CGDO=6.0275E-10 CGSO=6.0275E-10 + CGBO=3.4742E-10 CJ=2.9728E-04 MJ=5.6053E-01 CJSW=4.2994E-10 + MJSW=3.3691E-01 PB=8.6041E-01 .OP.TRAN 1US 20US.STEP PARAM AMP LIST 2U 4U 14U 15U 30U 50U 60U 70U 75U 90U 100U 120U 140U 150U 155U 158U.PROBE.END

41、3、最终Pspice仿真代码CMOS AMP TESTM1 3 1 16 0 NM W=60U L=2UM2 4 2 16 0 NM W=60U L=2UM3 6 5 3 0 NM W=48U L=2UM4 7 5 4 0 NM W=48U L=2UM5 6 8 9 12 PM W=30U L=2UM6 7 8 10 12 PM W=30U L=2UM7 9 11 12 12 PM W=28U L=2UM8 10 11 12 12 PM W=28U L=2U*second level amp*2 LEVELM10 13 7 12 12 PM W=30U L=2UM12 13 13 0 0 NM

42、 W=4U L=2UM9 15 6 12 12 PM W=30U L=2UM11 15 15 0 0 NM W=4U L=2U*mirorr current source*M13 16 17 0 0 NM W=60U L=2U M14 17 17 0 0 NM W=38U L=2UM15 17 17 12 12 PM W=5U L=2UVDD 12 0 5* voltage bias*vb3*M16 11 11 12 12 PM W=60U L=2UM17 11 0 0 12 PM W=2U L=2U*vb2*M18 12 12 8 0 NM W=4U L=2UM19 8 8 0 0 NM W

43、=18U L=2U*vb1*M20 12 12 5 0 NM W=4U L=2UM21 5 5 0 0 NM W=30U L=2U *VINB1*M22 1 1 12 12 PM W=2U L=2UM23 1 1 0 0 NM W=68U L=2U*VINB2*M24 2 2 12 12 PM W=2U L=2UM25 2 2 0 0 NM W=68U L=2UC1 1 20 100PC2 2 21 100P *V1 20 0 SIN(0 5M 10MEG 0 0 0)*V1 20 0 AC 1 *V2 21 0 SIN(0 5M 10MEG 0 0 180)*V2 21 0 AC -1 .M

44、ODEL NM NMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7 + VTO=0.7909 DELTA=7.2550E-01 LD=3.6790E-07 KP=5.4712E-05 + UO=619.5 THETA=4.2250E-02 RSH=3.2310E+01 GAMMA=0.5350 + NSUB=6.7240E+15 NFS=5.9090E+11 VMAX=1.9770E+05 ETA=8.3090E-02 + KAPPA=4.1240E-01 CGDO=4.8737E-10 CGSO=4.8737E-10 + CGBO=3.4582E

45、-10 CJ=1.3214E-04 MJ=6.0852E-01 CJSW=5.2994E-10 + MJSW=2.5789E-01 PB=4.0492E-01.MODEL PM PMOS LEVEL=3 PHI=0.700000 TOX=3.9100E-08 XJ=2E-7+ VTO=-0.8561 DELTA=3.0980E-01 LD=4.5500E-07 KP=1.9226E-05 + UO=217.7 THETA=9.9290E-02 RSH=7.5840E+01 GAMMA=0.5452 + NSUB=6.9830E+15 NFS=5.9080E+11 VMAX=2.2870E+05

46、 ETA=7.2030E-02 + KAPPA=9.9990E+00 CGDO=6.0275E-10 CGSO=6.0275E-10 + CGBO=3.4742E-10 CJ=2.9728E-04 MJ=5.6053E-01 CJSW=4.2994E-10 + MJSW=3.3691E-01 PB=8.6041E-01 .OP.TF V(13) V2.AC DEC 100 100K 100MEG*.TRAN 1US 2US*.TEMP -45 0 50 100.PROBE.END二、版图生成代码* Circuit Extracted by Tanner Research's L-Edi

47、t Version 8.30 / Extract Version 8.30 ;* TDB File: D:Tannermos_texttotall3.tdb* Cell: Cell0Version 1.157* Extract Definition File: .LEdit83Samplestechmosismhp_n08.ext* Extract Date and Time: 12/03/2013 - 18:52.include ext_devc.md* Warning: Layers with Unassigned AREA Capacitance.* <Poly Resistor&

48、gt;* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* Warning: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <N Diff Resistor>* <P Diff Resistor>* <N Well Resistor>* Warning: Layers with Zero Resistance.* <Pad C

49、omment>* <NMOS Capacitor>* <PMOS Capacitor>M65 4 4 1 1 PMOS L=2u W=15u AD=22.5p PD=18u AS=22.5p PS=18u * M65 DRAIN GATE SOURCE BULK (382.5 747 412.5 751) M64 1 4 4 1 PMOS L=2u W=15u AD=22.5p PD=18u AS=22.5p PS=18u * M64 DRAIN GATE SOURCE BULK (382.5 757 412.5 761) M63 4 4 1 1 PMOS L=2

50、u W=15u AD=22.5p PD=18u AS=45p PS=36u * M63 DRAIN GATE SOURCE BULK (382.5 767 412.5 771) M61 1 4 2 1 PMOS L=2u W=28u AD=84p PD=62u AS=84p PS=62u * M61 DRAIN GATE SOURCE BULK (158 747 214 751) M60 6 1 1 14 NMOS L=2u W=4u AD=12p PD=14u AS=12p PS=14u * M60 DRAIN GATE SOURCE BULK (-15 753.5 -7 757.5) M5

51、9 14 14 4 1 PMOS L=2u W=2u AD=10p PD=13u AS=10p PS=13u * M59 DRAIN GATE SOURCE BULK (364.5 677 368.5 681) M58 4 4 1 1 PMOS L=2u W=15u AD=22.5p PD=18u AS=45p PS=36u * M58 DRAIN GATE SOURCE BULK (382.5 737 412.5 741) M57 3 1 1 14 NMOS L=2u W=4u AD=12p PD=14u AS=12p PS=14u * M57 DRAIN GATE SOURCE BULK (320 711.5 328 715.5) M56 14 3 3 14 NMOS L=2u W=30u AD=90p PD=66u AS=90p PS=66u * M56 DRAIN GATE SOURCE BULK (245.5 653 305.5 657) M54 10 6 2 1 PMOS L=2u W=30u AD=90p PD=66u AS=90p PS=66u * M54 DRAIN GATE SOURCE BULK (153 702.5 213 706.5)