第4章 组合逻辑电路

1、第4章 组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路主要内容主要内容：数字电路按功能可分为：数字电路按功能可分为组合逻辑电路组合逻辑电路和和时序电路。时序电路。本章学习本章学习组合逻辑电路的分析与设计组合逻辑电路的分析与设计，掌握常用，掌握常用中规模组合中规模组合逻辑器件逻辑器件的功能与应用。本章为课程重点内容之一。的功能与应用。本章为课程重点内容之一。小规模集成电路组成组合逻辑电路的分析和设计方法；小规模集成电路组成组合逻辑电路的分析和设计方法；全加器、编码器、译码器、数据选择器全加器、编码器、译码器、数据选择器等常用中规模组等常用中规模组合逻辑器件的电路结构、功能、特点与应用；合逻辑器

2、件的电路结构、功能、特点与应用；中规模集成电路组成组合逻辑电路的中规模集成电路组成组合逻辑电路的分析和设计分析和设计方法；方法；组合逻辑电路的竞争与冒险现象。组合逻辑电路的竞争与冒险现象。教学安排教学安排：理论课12学时，实验课4学时第4章 组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路4.1 组合逻辑电路的分析组合逻辑电路的分析4.2 组合逻辑电路的设计组合逻辑电路的设计4.3 常用中规模组合逻辑部件的原理和应用常用中规模组合逻辑部件的原理和应用4.3.1 半加器与全加器半加器与全加器4.3.2 编码器与译码器编码器与译码器4.3.3 数据选择器与多路分配器数据选择器与多路分配器4.3.4

3、 数字比较器数字比较器4.4 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险第4章 组合逻辑电路F1=f1(A1,A2.An)F2=f2(A1,A2.An) Fm=fm(A1,A2.An)组合逻辑电路概述组合逻辑电路概述 组合逻辑电路组合逻辑电路：电路任意时刻的输出信号仅取决于该时刻电路任意时刻的输出信号仅取决于该时刻的输入信号，而与信号在作用前电路原来所处的状态无关。的输入信号，而与信号在作用前电路原来所处的状态无关。组合逻辑电路A1A2AnF1F2Fm第4章 组合逻辑电路组合逻辑电路概述组合逻辑电路概述 组合逻辑电路组合逻辑电路：电路任意时刻的输出信号仅取决于该时刻电路任意时刻的输出

4、信号仅取决于该时刻的输入信号，而与信号在作用前电路原来所处的状态无关。的输入信号，而与信号在作用前电路原来所处的状态无关。组合逻辑电路A1A2AnF1F2Fm电路特点电路特点：由于组合电路的输出与电路原来的状态无关，：由于组合电路的输出与电路原来的状态无关，所以这种电路的输出、输入之间没有所以这种电路的输出、输入之间没有反馈通路反馈通路，电路中也，电路中也不含不含记忆单元记忆单元，通常都是由，通常都是由门电路门电路构成。构成。第4章 组合逻辑电路4.1 组合电路的分析组合电路的分析 任务任务：组合电路的分析是已知逻辑电路，待求该电路的组合电路的分析是已知逻辑电路，待求该电路的逻辑功能。逻辑功能

5、。一般步骤一般步骤：由逻辑电路图逐级写出函数表达式；由逻辑电路图逐级写出函数表达式；由函数表达式列出真值表；由函数表达式列出真值表；根据真值表或表达式确定该电路的逻辑功能；根据真值表或表达式确定该电路的逻辑功能；*根据化简结果还可检验出原电路的设计是否属最佳根据化简结果还可检验出原电路的设计是否属最佳方案，并改进之。方案，并改进之。第4章 组合逻辑电路例例4.1.1 分析图示电路的逻辑功能。一般步骤一般步骤：由逻辑电路图逐级写出函数表达式；由逻辑电路图逐级写出函数表达式；由函数表达式列出真值表；由函数表达式列出真值表；根据真值表或表达式确定该电路的逻辑功能；根据真值表或表达式确定该电路的逻辑功

6、能；*根据化简结果还可检验出原电路的设计是否属最佳方案，并改进之。根据化简结果还可检验出原电路的设计是否属最佳方案，并改进之。F1F2F3F4第4章 组合逻辑电路例例4.1.2 分析图示电路的逻辑功能。分析图示电路的逻辑功能。第4章 组合逻辑电路课堂练习课堂练习分析图示电路的逻辑功能，要求写出输出的逻辑函数表达式，分析图示电路的逻辑功能，要求写出输出的逻辑函数表达式，列出真值表，说明电路逻辑功能的特点。列出真值表，说明电路逻辑功能的特点。第4章 组合逻辑电路参考答案参考答案功能：三变量功能：三变量奇偶检测电奇偶检测电路。路。CBABCACBACABFABCF000100100100011110

7、00101111011110第4章 组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路4.1 组合逻辑电路的分析组合逻辑电路的分析4.2 组合逻辑电路的设计组合逻辑电路的设计4.3 常用中规模组合逻辑部件的原理和应用常用中规模组合逻辑部件的原理和应用4.3.1 半加器与全加器半加器与全加器4.3.2 编码器与译码器编码器与译码器4.3.3 数据选择器与多路分配器数据选择器与多路分配器4.3.4 数字比较器数字比较器4.4 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险第4章 组合逻辑电路4.2 组合电路的设计组合电路的设计 任务任务：根据用户需求求得满足功能要求的逻辑电路。 设计步骤设计步

8、骤：按文字描述的逻辑命题写出真值表；按文字描述的逻辑命题写出真值表；由真值表写出函数表达式并化简；由真值表写出函数表达式并化简；画出相应的逻辑图。画出相应的逻辑图。 分析设计要求，设置输入、输出变量；分析设计要求，设置输入、输出变量；设定逻辑状态设定逻辑状态1和和0的含义；的含义；按逻辑功能的要求列出真值表。按逻辑功能的要求列出真值表。第4章 组合逻辑电路4.3 组合电路的设计组合电路的设计 任务任务：根据用户需求求得满足功能要求的逻辑电路。 设计步骤设计步骤：按文字描述的逻辑命题写出真值表；由真值表写出函数表达式并化简；画出相应的逻辑图。 当采用小规模集成电路设计时，则要根据所选用的门当采用

9、小规模集成电路设计时，则要根据所选用的门进行函数化简，以求用最少的门来实现。进行函数化简，以求用最少的门来实现。当采用当采用中、大规模集成电路中、大规模集成电路设计时，对表达式进行适设计时，对表达式进行适当的变换，以适应所需集成电路功能的需要，然后再当的变换，以适应所需集成电路功能的需要，然后再用最少的集成块来实现。用最少的集成块来实现。第4章 组合逻辑电路例例4.2.1 举重比赛中有三个裁判：主裁判举重比赛中有三个裁判：主裁判A、副裁判、副裁判B和和C。各人面前有一个键钮，当三个裁判，或者一个主裁判和各人面前有一个键钮，当三个裁判，或者一个主裁判和一个副裁判同时按下键钮时，显示一个副裁判同时

10、按下键钮时，显示“试举成功试举成功”的灯就的灯就会亮。试用与非门来设计能实现此功能的逻辑电路。会亮。试用与非门来设计能实现此功能的逻辑电路。分析设计要求，设置输入、输出变量；分析设计要求，设置输入、输出变量；设定逻辑状态设定逻辑状态1和和0的含义；的含义；按逻辑功能的要求列出真值表；按逻辑功能的要求列出真值表；根据所选用的门进行函数化简，以求用最少的门来实根据所选用的门进行函数化简，以求用最少的门来实现；现；画出相应的逻辑图。画出相应的逻辑图。第4章 组合逻辑电路例例4.2.2 设计一个1位二进制加法器全加器全加器 加法器是计算机中加法器是计算机中最基本的运算单元最基本的运算单元，在计算机中，

11、加、，在计算机中，加、减、乘、除四则运算都是分解为加法运算来进行的。减、乘、除四则运算都是分解为加法运算来进行的。 半加：半加：两个数（被加数及加数）相加，不存在来自低位的两个数（被加数及加数）相加，不存在来自低位的进位。进位。 全加：全加：三个数相加，即被加数、加数及来自低位的进位数三个数相加，即被加数、加数及来自低位的进位数三者相加。三者相加。 任何一位的相加运算都产生两个结果：一个是任何一位的相加运算都产生两个结果：一个是 “和数和数” ，另一个是本位的另一个是本位的“进位数进位数” 。第4章 组合逻辑电路例例4.2.2 设计一个1位二进制加法器全加器全加器 能实现半加、全加运算的电路称

12、为能实现半加、全加运算的电路称为半加器半加器(Half adder)、全全加器加器(Fulladder)。第4章 组合逻辑电路例例4.2.2 设计一个1位二进制加法器全加器全加器选用一块双集成异或门、一块与或非门及一个非门来选用一块双集成异或门、一块与或非门及一个非门来实现全加器。实现全加器。选用与或非门及非门实现全加器。选用与或非门及非门实现全加器。COCIAiBiCi-1SiCi第4章 组合逻辑电路用异或门等构成的全加器用异或门等构成的全加器 =1BiAi =1&1Ci-11AiBiSi=AiCi-1CiCi =Ci-1(AiBi )+AiBiBi第4章 组合逻辑电路用用与或非门与

13、或非门构成的全加器构成的全加器 & 1& 1&111BiAiCi1CiSi第4章 组合逻辑电路1、组合逻辑电路的特点是什么？、组合逻辑电路的特点是什么？2、组合逻辑电路分析的一般步骤是什么？、组合逻辑电路分析的一般步骤是什么？3、组合逻辑电路设计的一般步骤是什么？、组合逻辑电路设计的一般步骤是什么？4、组合逻辑电路分析与设计的关键步骤是什么？、组合逻辑电路分析与设计的关键步骤是什么？小小 结结作业作业：P113题3（F2去掉求反）；4；8（1、3）第4章 组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路4.1 组合逻辑电路的分析组合逻辑电路的分析4.2 组合逻辑电路的设

14、计组合逻辑电路的设计4.3 常用中规模组合逻辑部件的原理和应用常用中规模组合逻辑部件的原理和应用4.3.1 半加器与全加器半加器与全加器4.3.2 编码器与译码器编码器与译码器4.3.3 数据选择器与多路分配器数据选择器与多路分配器4.3.4 数字比较器数字比较器4.4 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险第4章 组合逻辑电路门电路的集成门电路的集成 第4章 组合逻辑电路q 小规模集成电路小规模集成电路(SSI)，一块芯片上含，一块芯片上含150个门。个门。q 中规模集成电路中规模集成电路(MSI),逻辑部件集成，含逻辑部件集成，含50100个门。个门。第4章 组合逻辑电路q

15、大规模集成电路大规模集成电路(LSI),一块芯片上含一块芯片上含10010000个门。个门。q 超大规模集成电路超大规模集成电路(VLSI),一块芯片上含一块芯片上含104106个门。个门。第4章 组合逻辑电路第4章 组合逻辑电路4.3.1 4.3.1 二进制并行加法器二进制并行加法器三、加法器回顾三、加法器回顾 111111111111111()()()iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiSA B CA B CA B CA B CA B CA B CA B CA B CCA BA BCA BA BCABCABABC

16、CA B CA B CA B CA B C 11111()()()iiiiiiiiiiiiiiCA BA BA BCCCABA B 第4章 组合逻辑电路4.3.1 4.3.1 二进制并行加法器二进制并行加法器三、加法器回顾三、加法器回顾 图图 全加器逻辑符号全加器逻辑符号(b) (b) 国标符号；国标符号； (c) (c) 惯用符号惯用符号第4章 组合逻辑电路1234567141312111098AiBiCi-1SiCiSiCiAiBiCi-11Ai1Bi1Ci-11Ci1SiGNDVCC2Ai2Bi2Ci-12Ci2Si双全加器双全加器74LS183第4章 组合逻辑电路2位串行进位加法器位串

17、行进位加法器1234567141312111098AiBiCi-1SiCiSiCiAiBiCi-11Ai1Bi1Ci-11Ci1SiGNDVCC2Ai2Bi2Ci-12Ci2Si第4章 组合逻辑电路1. 多位二进制数加法器多位二进制数加法器串行进位加法器串行进位加法器FA3COCIFA2COCIFA1COCIFA0COCIC3C2C1C0C1A3B3A2B2A1A2A0B0S3S2S1S0 “串行进位串行进位” 指任一位的加法运算必须在低一位的加法运指任一位的加法运算必须在低一位的加法运算完成之后才能进行。算完成之后才能进行。优点优点：电路简单；：电路简单；缺点缺点：速度较慢：速度较慢。第4章

18、 组合逻辑电路1. 多位二进制数加法器多位二进制数加法器超前进位加法器超前进位加法器 思路思路：每一位的进位只由被加数和加数决定，而与低位的每一位的进位只由被加数和加数决定，而与低位的进位无关，即各级的进位可以同时产生，大大提高加法运进位无关，即各级的进位可以同时产生，大大提高加法运算的速度。超前进位加法器广泛应用于高速数字计算机、算的速度。超前进位加法器广泛应用于高速数字计算机、数据处理系统和控制系统。数据处理系统和控制系统。FA3COCIFA2COCIFA1COCIFA0COCIC3C2C1C0C1A3B3A2B2A1A2A0B0S3S2S1S0第4章 组合逻辑电路超前进位加法器的提出：超

19、前进位加法器的提出：如何提高加法器的运算速度？如何提高加法器的运算速度？必须设法减小或去除由于进位必须设法减小或去除由于进位信号逐级传送所花费的时间，使各位的进位信号逐级传送所花费的时间，使各位的进位直接由加数和被直接由加数和被加数加数来决定，而不需依赖低位进位。根据这一思想设计的加来决定，而不需依赖低位进位。根据这一思想设计的加法器称为法器称为超前进位超前进位( (又称先行进位又称先行进位) )二进制并行加法器二进制并行加法器。 第4章 组合逻辑电路超前并行加法器构成思想如下：超前并行加法器构成思想如下： 由全加器的结构可知，第由全加器的结构可知，第i i位全加器的位全加器的进位输出进位输出

20、函数表达式为函数表达式为 ii1iii1iii1iii1iii1iiiiBAC)BA(CBACBACBACBAC令式中令式中 （进位传递（进位传递函数）函数） （ 进 位（ 进 位产生函数）产生函数）则有则有 iiiGBAiiiiGCPC1iiiPBA第4章 组合逻辑电路 当当 i=1i=1、2 2、3 3、4 4时，可得到时，可得到4 4位并行加法器各位的进位位并行加法器各位的进位输出函数表达式为：输出函数表达式为：2120122122GGPCPPGCPC1011GCPC32312301233233GGPGPPCPPPGCPC4342341234012344344GGPGPPGPPPCPPP

21、PGCPCiiiiGCPC1 由于由于C C1 1C C4 4是是P Pi i、G Gi i和和C C0 0的函数，即的函数，即 C Ci i=f(P=f(Pi i,G,Gi i,C,C0 0),),而而P Pi i、G Gi i又是又是 A Ai i、B Bi i的函数，所以，在提供输入的函数，所以，在提供输入A Ai i、B Bi i和和C C0 0之后，之后，可可以同时产生以同时产生C C1 1C C4 4。通常将根据通常将根据P Pi i、G Gi i和和C C0 0形成形成C C1 1C C4 4的逻辑的逻辑电路电路称为超前进位发生器。称为超前进位发生器。第4章 组合逻辑电路四位超前

22、进位加法器四位超前进位加法器74LS283 (a) 逻辑图； (b) 引脚图 第4章 组合逻辑电路四位超前进位加法器四位超前进位加法器7428374283图中图中: :A A3 3、A A2 2、A A1 1 、A A0 0 - - 二进制被加数；二进制被加数；B B3 3、B B2 2、B B1 1 、B B0 0 - - 二进制加数；二进制加数；S S3 3、S S2 2、S S1 1 、S S0 0 - - 相加产生的和数；相加产生的和数；C C0 0 - - 来自低位的进位输入；来自低位的进位输入；C C4 4 - - 向高位的进位输出。向高位的进位输出。 第4章 组合逻辑电路例例 用

23、四位二进制加法器用四位二进制加法器7428374283设计一个四位加法设计一个四位加法/ /减法减法器。器。 设计思路：设计思路：两数做两数做加法时加法时， 信号直接加到引脚；信号直接加到引脚； 做减法时做减法时, ,先把减数先把减数连同符号位按位连同符号位按位求反求反，同时从低位来的进位端，同时从低位来的进位端置置1 1，即变成即变成补码信号补码信号后再加到引脚，把减法转化为后再加到引脚，把减法转化为加法加法。第4章 组合逻辑电路例例 用四位二进制加法器用四位二进制加法器7428374283设计一个四位加法设计一个四位加法/ /减减法器。法器。 设计方法：设计方法： 在加数的每个引脚端前接一

24、个异或门输出端，异或门的在加数的每个引脚端前接一个异或门输出端，异或门的两个输入端一个两个输入端一个接加数或减数接加数或减数的输入信号，另一个接加、减法的输入信号，另一个接加、减法控制信号，低位来的进位端连接控制信号，低位来的进位端连接控制端控制端。 当控制端信号为当控制端信号为1 1时，输入信号通过异或门后变反，故时，输入信号通过异或门后变反，故作作减法运算减法运算；当控制端信号为；当控制端信号为0 0时，输入信号通过时，输入信号通过异或异或门后不门后不变，故作变，故作加法运算加法运算。第4章 组合逻辑电路例例 用四位二进制加法器用四位二进制加法器7428374283设计一个四位加法设计一个

25、四位加法/ /减减法器。法器。 解解：根据问题要求，设减法采用补码运算，并令：根据问题要求，设减法采用补码运算，并令 A = aA = a4 4a a3 3a a2 2a a1 1 - - 为被加数为被加数( (或被减数或被减数) )； B = bB = b4 4b b3 3b b2 2b b1 1 - - 为加数为加数( (或减数或减数) )； S = sS = s4 4s s3 3s s2 2s s1 1 - - 为和数为和数( (或差数或差数) )； M- M- 为功能选择变量为功能选择变量. .当当M=0M=0时，执行时，执行A+BA+B；当；当M=1M=1时，执行时，执行A-BA-B

26、。 第4章 组合逻辑电路例例 用四位二进制加法器用四位二进制加法器7428374283设计一个四位加法设计一个四位加法/ /减减法器。法器。 由运算法则可归纳出电路功能为：由运算法则可归纳出电路功能为：当当M=0M=0时，时，执行执行 a a4 4a a3 3a a2 2a a1 1 + b + b4 4b b3 3b b2 2b b1 1 + 0 (A+B) + 0 (A+B) 当当M=1M=1时，时，执行执行 a a4 4a a3 3a a2 2a a1 1 + + 1 (A-B) + + 1 (A-B)1234bbbb第4章 组合逻辑电路具体实现：具体实现： 将将4 4位二进制数位二进制

27、数 a a4 4a a3 3a a2 2a a1 1 直接加到并行加法器的直接加到并行加法器的 A A4 4A A3 3A A2 2A A1 1 输入端，输入端，4 4位二进制数位二进制数 b b4 4b b3 3b b2 2b b1 1 分别和分别和M M异或后加异或后加到并行加法器的到并行加法器的 B B4 4B B3 3B B2 2B B1 1 输入端。并将输入端。并将M M同时加到并行加法同时加到并行加法器的器的 C C0 0 端。使之端。使之 当当M=0M=0时，时，A Ai i=a=ai i ,B,Bi i=b=bi i , C, C0 0=0=0，加法器实现，加法器实现a a4

28、4a a3 3a a2 2a a1 1 + + b b4 4b b3 3b b2 2b b1 1 + 0 (+ 0 (即即A+B)A+B)； 当当M=1M=1时时,A,Ai i=a=ai i ,B ,Bi i= , C= , C0 0=1=1，加法器实现，加法器实现 a a4 4a a3 3a a2 2a a1 1+ + + 1 + 1（即（即A-BA-B）。）。ib1234bbbb第4章 组合逻辑电路现给定功能的逻辑电路图如下图所示。现给定功能的逻辑电路图如下图所示。 74283第4章 组合逻辑电路例例 用四位二进制加法器用四位二进制加法器7428374283设计一个将设计一个将8421BC

29、D8421BCD码转码转换成余换成余3 3码的代码转换电路。码的代码转换电路。 设计思路和方法设计思路和方法：余3 3码码是从8421BCD8421BCD码加码加3 3后实现的，后实现的，故在被加数端接入故在被加数端接入8421BCD8421BCD码信号后，可直接在加数信号输入码信号后，可直接在加数信号输入端接端接00110011信号即可。这时和数输出端就输出余信号即可。这时和数输出端就输出余3 3码码。 注意：从低位来的进位端应置注意：从低位来的进位端应置0 0，不能悬空不能悬空( (因悬空的因悬空的效果是高电平效果是高电平1)1)。第4章 组合逻辑电路例例 用一个用一个4 4位二进制并行加

30、法器和六个与门设计一位二进制并行加法器和六个与门设计一个乘法器，实现个乘法器，实现A AB,B,其中其中 A = aA = a3 3a a2 2a a1 1 , B = b , B = b2 2b b1 1解解 根据乘数和被乘数的取值范围，可知乘积范围处在根据乘数和被乘数的取值范围，可知乘积范围处在021之间。故该电路应有之间。故该电路应有5个输出，设输出用个输出，设输出用Z5Z4Z3Z2Z1表表示，两数相乘求积的过程如下：示，两数相乘求积的过程如下： 被乘数被乘数 a a3 3 a a2 2 a a1 1 ) ) 乘数乘数 b b2 2 b b1 1 a a3 3b b1 1 a a2 2b

31、 b1 1 a a1 1b b1 1 +) a +) a3 3b b2 2 a a2 2b b2 2 a a1 1b b2 2 乘积乘积 Z Z5 5 Z Z4 4 Z Z3 3 Z Z2 2 Z Z1 1 第4章 组合逻辑电路因为因为： 1 1位二进制数乘法位二进制数乘法 法则和逻辑法则和逻辑“与与”运算法运算法 则相同，则相同，“积积”项项a ai ib bj j(I (I =1=1，2 2，3 3；j=1j=1，2)2)可用可用 两输入与门实现。两输入与门实现。 对部分积求和可用对部分积求和可用并行加法器实现。并行加法器实现。 所以：所以：该乘法运算电该乘法运算电路可由路可由6 6个两输

32、入与门和个两输入与门和1 1个个4 4位二进制并行加法器构位二进制并行加法器构成。逻辑电路图如右图所成。逻辑电路图如右图所示。示。 b1b2 F4 F3 F2 F1 FC4 74283 C0 A4 A3 A2 A1 B4 B3 B2 B1a3a2a1a3a2a1 0 0 Z5 Z4 Z3 Z2 Z1第4章 组合逻辑电路4.3常用中规模组合逻辑部件的原理和应用常用中规模组合逻辑部件的原理和应用常用中规模组合逻辑部件常用中规模组合逻辑部件全加器；译码器；编码器；多路选择器；多路分配全加器；译码器；编码器；多路选择器；多路分配器；数字比较器；奇偶校验器等。器；数字比较器；奇偶校验器等。MSI优点优点

33、体积小；功耗低；可靠性高；抗干扰能力强。体积小；功耗低；可靠性高；抗干扰能力强。分析、设计含分析、设计含MSI电路时应考虑的问题电路时应考虑的问题具有通用性；能自扩展；具有兼容性；功耗小；向具有通用性；能自扩展；具有兼容性；功耗小；向输入信号索取电流小；充分利用封装的引线。输入信号索取电流小；充分利用封装的引线。第4章 组合逻辑电路4.3.1 半加器与全加器半加器与全加器 集成全加器集成全加器：一块芯片上含有多个独立的全加器。：一块芯片上含有多个独立的全加器。常用集成全加器：常用集成全加器：TTL型的型的74LS183，CMOS型的型的CC661等。等。应用应用：二进制数的加法、减法、乘法运算

34、；二进制数的加法、减法、乘法运算；BCD码的加法、减法码的加法、减法码组变换，数码比较，奇偶检验等组合电路的设计。码组变换，数码比较，奇偶检验等组合电路的设计。第4章 组合逻辑电路2. 多位二进制数减法器多位二进制数减法器原码原码、反码反码和和补码补码 自然二进制码称为原码，二进制正数的原码、反码和自然二进制码称为原码，二进制正数的原码、反码和补码都相同；二进制负数的反码就是将原码中的各位补码都相同；二进制负数的反码就是将原码中的各位取反，补码就是反码加取反，补码就是反码加1。减法运算减法运算A-BA+(-B)A+B*，式中B*为(B)的补码。用全加器构成减法器用全加器构成减法器 将减数经过非

35、门（求反）后作为全加器加数输入，并将减数经过非门（求反）后作为全加器加数输入，并使最低位的进位输入端使最低位的进位输入端C-1=1，以实现加，以实现加1，由此求得，由此求得减数的补码。减数的补码。第4章 组合逻辑电路例 用四位二进制加法器7428374283设计一个设计一个8421BCD8421BCD码十码十进制加法器。进制加法器。 设计方法：设计方法：应用两块应用两块7428374283，第一块用于输入两个，第一块用于输入两个8421BCD8421BCD码信码信号，因它输出的和数不一定是号，因它输出的和数不一定是8421BCD8421BCD码，故需要一个组合电码，故需要一个组合电路来判断和数

36、是否要进行加路来判断和数是否要进行加6 6修正。修正。修正控制信号修正控制信号C C为为1 1时表示时表示需要加需要加6 6修正。修正。这就需将第一块的输出端接到第二块的被加数这就需将第一块的输出端接到第二块的被加数输入端，而第二块的加数输入端最高位和最低位接输入端，而第二块的加数输入端最高位和最低位接0 0，其余两，其余两位接修正控制信号。这样，当修正控制信号为位接修正控制信号。这样，当修正控制信号为0 0时或为时或为1 1时，第时，第二块的输出端输出的都是二块的输出端输出的都是8421BCD8421BCD码。码。 第4章 组合逻辑电路3. 二二十进制十进制(BCD码码)加法器加法器问题：问

37、题：如何使逢十六进一变成逢十进一？解决方法解决方法：设计一个“过9加6”的校正电路。和数S3S2S1S0在10101111(1015)的范围内和数S3S2S1S010000(16) F=S3S2+S3S1+C300011110S1 S0S3 S200011111111110S3 S2S3 S1用与非门实现用与非门实现第4章 组合逻辑电路根据根据“用用8421BCD8421BCD码表示的十进制数的加法运算规律码表示的十进制数的加法运算规律”可得可得修正控制修正控制C C的逻辑函数的逻辑函数5 5变量的卡诺图变量的卡诺图33231CCS SS S于是可得：于是可得： S1S0C3S3S2第4章 组

38、合逻辑电路一位一位8421码加法器码加法器 4位全加器( )A3A2A1A0B3B2B1B0&4位 全加器( )C3A3A2A1A0B3B2B1B0&C1C1S3S2S1S0加 6 F接高位C1端过9S3S2S1S0第4章 组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路4.1 组合逻辑电路的分析组合逻辑电路的分析4.2 组合逻辑电路的设计组合逻辑电路的设计4.3 常用中规模组合逻辑部件的原理和应用常用中规模组合逻辑部件的原理和应用4.3.1 半加器与全加器半加器与全加器4.3.2 编码器与译码器编码器与译码器4.3.3 数据选择器与多路分配器数据选择器与多路分配器4.3.4

39、数字比较器数字比较器4.4 组合逻辑电路中的竞争与冒险组合逻辑电路中的竞争与冒险第4章 组合逻辑电路4.3.2 编码器与译码器编码器与译码器1. 编码器编码器(Encoder)编码器：编码器：能实现编码功能的电路。能实现编码功能的电路。编码编码：把若干个：把若干个0和和1按一定的规律编排在一起，编成不按一定的规律编排在一起，编成不同的同的“代码代码”，并赋予每个代码以固定的涵义。，并赋予每个代码以固定的涵义。二进制编码位数二进制编码位数n： N个输入信号，个输入信号， 2nN。当。当N=2n时，时，称为称为“全编码全编码”；当；当N2n时，称为时，称为“部分编码部分编码”。二进制编码器二十进制

40、编码器集成优先编码器第4章 组合逻辑电路1. 编码器编码器(Encoder) 二进制编码器二进制编码器二进制编码器：二进制编码器：将一般的信号编成二进制代码的电路。例：例：设计一个编码器，把设计一个编码器，把0、1、7这这8个十进制数编成二个十进制数编成二进制代码。进制代码。第一步，确定二进制代码的位数第一步，确定二进制代码的位数n。n=3第二步，列编码器真值表第二步，列编码器真值表(简称编码表简称编码表)。第三步，由编码表列出该二进制编码器每一位的逻辑表第三步，由编码表列出该二进制编码器每一位的逻辑表达式。达式。第四步，化简逻辑式，画逻辑电路图。第四步，化简逻辑式，画逻辑电路图。A=S4+S

41、5+S6+S7 B=S2+S3+S6+S7 C=S1+S3+S5+S701234567编码电路ABC第4章 组合逻辑电路3位二进制编码器位二进制编码器 1 1 17654321SCBAA=S4+S5+S6+S7 B=S2+S3+S6+S7 C=S1+S3+S5+S7第4章 组合逻辑电路1. 编码器编码器(Encoder) 二二十进制编码器十进制编码器 二二十进制编码器：十进制编码器：将十进制数将十进制数0、1、9编成二编成二十进十进制代码的电路。制代码的电路。8421BCD码编码表码编码表 A=S9+S8 B=S7+S6+S5+S4 C=S7+S6+S3+S2D=S9+S7+S5+S3+S1第

42、4章 组合逻辑电路8421BCD码编码器码编码器 1 1 1BCD 1S9S8S7S6S5S4S3S2S19876543210S0+VA问题问题：重键现象。：重键现象。第4章 组合逻辑电路 UCC1234567890SABCD&8421BCD码编码器码编码器第4章 组合逻辑电路1. 编码器编码器(Encoder) 集成集成优先优先编码器编码器 优先编码器：优先编码器：允许几个输入信号同时输入有效，而编码器允许几个输入信号同时输入有效，而编码器只对事先排定的优先顺序中只对事先排定的优先顺序中优先权最高的一个有效输入信优先权最高的一个有效输入信号号进行编码，并输出对应的编码。进行编码，并输

43、出对应的编码。国产集成优先编码器有两大类：国产集成优先编码器有两大类： 10线线4线编码器，例如线编码器，例如74LS147、CC40147等等。等等。 8线线3线编码器，例如线编码器，例如74LS148等等。等等。 应用：应用：中断控制电路；报警电路；键盘编码电路等。中断控制电路；报警电路；键盘编码电路等。第4章 组合逻辑电路8/3线优先编码器线优先编码器74LS148逻辑图逻辑图& & & & &111111111111111EII7I6I5I4I3I2I1I0EOSY0Y1Y2 注注：本章介绍的中规模集成组合逻辑组件，均不具体讨论其内部的电路结构，

44、而只通过分析集成芯片的真值表来了解、掌握它的逻辑功能，达到灵活运用的目的。第4章 组合逻辑电路8/3线优先编码器线优先编码器74LS148封装图封装图I4I5I6I7EIY2Y1CT54LS148GNDVCCEOSI3I2I1I0Y012345678910111213141516 8个输入端个输入端 ； 3个输出端个输出端 ； 使能输入端使能输入端 、使能输出端、使能输出端 EO和优先扩展输出端和优先扩展输出端 。07II20YYS第4章 组合逻辑电路74LS148优先编码器优先编码器真值表真值表 第4章 组合逻辑电路74LS148优先编码器优先编码器特点特点输入为低电平有效；输入为低电平有效

45、；按按“高位优先高位优先”的原则进行编码；的原则进行编码； “二进制编码取反二进制编码取反”输出；输出； 具有功能扩展输入、输出端。具有功能扩展输入、输出端。使能输入端使能输入端优先扩展输出端优先扩展输出端使能输出端使能输出端第4章 组合逻辑电路1. 编码器编码器(Encoder) 编码器应用举例编码器应用举例 利 用 两 片74LS148构成16键编码键盘电路。012 34567 EIEO低位片A0A1A2CS012 345670 1234567 EIEO高位片A0A1A2CS8 9 10 11 12 13 14 15CSA3A2A1A0EO&第4章 组合逻辑电路1. 编码器编码器(

46、Encoder) 编码器应用举例编码器应用举例 利 用 两 片利 用 两 片74LS148构构成成16键编码键编码键盘电路。键盘电路。I0I1I2I3I4I5I6I7EICT54LS148低位（）Y2Y1Y0EOS+5VI0I1I2I3I4I5I6I7EICT54LS148高位（）Y2Y1Y0EOS+5V161011121312340123456710111213123489ABCDEF83.3k8+5V3.3k8+5V16&567915146791514A3A2A1A085第4章 组合逻辑电路4.3.2 编码器与译码器编码器与译码器2. 译码器译码器(Decoder)译码：译码：编码

47、的逆过程，它是将代码所表示的涵义翻译编码的逆过程，它是将代码所表示的涵义翻译出来。出来。译码器：译码器：能实现译码功能的电路。能实现译码功能的电路。分类：分类：通用译码器通用译码器二进制译码器二进制译码器十进制译码器十进制译码器 显示译码器显示译码器第4章 组合逻辑电路2. 译码器译码器(Decoder)二进制译码器二进制译码器例例：设计一个设计一个3位二进制译码器。位二进制译码器。列出译码器真值表列出译码器真值表(简称译码简称译码表表)；由译码表列出该二进制译码由译码表列出该二进制译码器每一位的逻辑表达式器每一位的逻辑表达式 画逻辑图画逻辑图01234567YABCYABCYABCYABCY

48、ABCYABCYABCYABC译码器的每个输出对应输入变译码器的每个输出对应输入变量的一个最小项，因此，译码量的一个最小项，因此，译码器也叫做最小项译码器（器也叫做最小项译码器（最小最小项发生器项发生器）。）。第4章 组合逻辑电路3位二进制译码器位二进制译码器 &111Y0Y1Y2Y3Y4Y5Y6Y7CBA01234567YABCYABCYABCYABCYABCYABCYABCYABC第4章 组合逻辑电路2. 译码器译码器(Decoder)集成译码器集成译码器集成译码器由集成逻辑门构成。集成译码器由集成逻辑门构成。3线线8线译码器，如线译码器，如74LS138等；等；4线线16线译码器

49、，如线译码器，如74LS154等；等；BCD4线线10线译码器，如线译码器，如74LS90等。等。第4章 组合逻辑电路3/8线译码器线译码器74LS138的的逻辑图逻辑图&Y0&Y1&Y2&Y3&Y4&Y5&Y6&Y7111111&1S1S2S3A0A1A2第4章 组合逻辑电路3/8线译码器线译码器74LS138的的引脚图引脚图A0A1A2S2S3S1Y7GNDVCCYYY2Y3Y4Y5Y612345678910111213141516CT54LS138第4章 组合逻辑电路74LS138 译码器译码器功能表功能表 第4章

50、组合逻辑电路(1) 采用输入缓冲级采用输入缓冲级&Y0&Y1&Y2&Y3&Y4&Y5&Y6&Y7111111&1S1S2S3A0A1A2 减轻输入信号源的负载。因为减轻输入信号源的负载。因为TTL与非门的扇出系数与非门的扇出系数N08，而输入信号源不仅要提供原变量、反变量，还要驱，而输入信号源不仅要提供原变量、反变量，还要驱动电路内部的门，故为防止用户不够使用，在电路内部增动电路内部的门，故为防止用户不够使用，在电路内部增加了由反相器组成的输入缓冲级，使外界的输入信号源只加了由反相器组成的输入缓冲级，使外界的输入信号源只需

51、驱动内部电路的一个门。需驱动内部电路的一个门。集成译码器的集成译码器的特点特点第4章 组合逻辑电路&Y0&Y1&Y2&Y3&Y4&Y5&Y6&Y7111111&1S1S2S3A0A1A2集成译码器的集成译码器的特点特点(2) 采用低电平输出采用低电平输出 减轻电路的功率损耗。(3) 设置设置“选通选通”（“使能使能”）输入端）输入端 消除译码输出的逻辑冒险； 扩大译码器的功能。第4章 组合逻辑电路输出低电平有效；输出低电平有效；当当 时，时，允许译码；允许译码； 当当S1=0，或，或 中中有一个为有一个为1时，禁止时，禁止

52、译码。译码。集成译码器集成译码器74LS138特点特点231100S S S 23S S、第4章 组合逻辑电路2. 译码器译码器(Decoder)集成译码器的应用集成译码器的应用应用基础应用基础：译码器的每个输出对应输入变量的一个最小项最小项发生器最小项发生器。应用应用1：用译码器作逻辑函数产生器用译码器作逻辑函数产生器例例4.5.2 用3线8线译码器74LS138产生逻辑函数 FABCABCAB实现方法：实现方法：用与非门配合实现；用与非门配合实现； 用与门配合实现。用与门配合实现。第4章 组合逻辑电路YYY2Y3Y4Y5Y6Y7CT54LS138S1S2S3A2A1A01ABC0&

53、F用用与非门与非门配合配合74LS138实现逻辑函数发生器实现逻辑函数发生器FABCABCAB7653mmmmABCCABCBABCAABCBABCAF76537653mmmmmmmmF第4章 组合逻辑电路用用与门与门配合配合74LS138实现逻辑函数发生器实现逻辑函数发生器FABCABCAB0010011100011110BCA01( a )YYY2Y3Y4Y5Y6Y7CT54LS138S1S2S3A2A1A01ABC001324576&F( b )第4章 组合逻辑电路2. 译码器译码器(Decoder)集成译码器的应用集成译码器的应用应用应用2：用译码器作数据分配器用译码器作数据分

54、配器第4章 组合逻辑电路2. 译码器译码器(Decoder)集成译码器的应用集成译码器的应用应用应用3：译码器作其它芯片的片选信号译码器作其它芯片的片选信号()()()()YY1Y2Y3二变量译码器A1A01FEEEE第4章 组合逻辑电路2. 译码器译码器(Decoder)集成译码器的应用集成译码器的应用应用应用4：译码器功能的扩展译码器功能的扩展用两片74LS138来实现4线16线译码器。第4章 组合逻辑电路译码器功能扩展译码器功能扩展用两片用两片74LS138实现实现4线线16线译码器线译码器输 入输 出A3A2A1A0/Y0/Y1/Y2/Y3/Y4/Y5/Y6/Y7/Y8/Y9/Y10/

55、Y11/Y12/Y13/Y14/Y1500000111111111111111000110111111111111110010110111111111111100111110111111111111010011110111111111110101111110111111111101101111110111111111011111111110111111111000111111110111111110011111111110111111101011111111110111111011111111111110111111001111111111110111110111111111111110111

56、110111111111111110111111111111111111110第4章 组合逻辑电路2. 译码器译码器(Decoder)集成译码器的应用集成译码器的应用应用应用4：译码器功能的扩展译码器功能的扩展用两片74LS138来实现4线16线译码器。CT54LS138高位( )S1S2S3A2A1A0CT54LS138低位( )S1S2S3A2A1A0“1”A0A1A2A3SY15Y14Y13Y12Y11Y10Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0第4章 组合逻辑电路2. 译码器译码器(Decoder)显示译码器显示译码器数码显示器数码显示器数码显示器数码显示器(简称数码管简称数码管)是

57、用来显示数字、是用来显示数字、文字和符号的器件。文字和符号的器件。数码管显示形式：字形重叠式、分段式和点阵式三种。数码管的种类：常用的有半导体数码管半导体数码管、辉光数码管、荧光数码管、液晶显示器等。第4章 组合逻辑电路LED数码管数码管ea小数点bc defg DPabcdefg0123456789根据管内根据管内PN结的连接方式分类结的连接方式分类共阴数码管共阴数码管共阳数码管共阳数码管第4章 组合逻辑电路LED数码管数码管共阴极接法共阴极接法第4章 组合逻辑电路LED数码管数码管共阳极接法共阳极接法第4章 组合逻辑电路LED数码管数码管显示驱动显示驱动 发光二极管发光二极管(Light

58、Emitting Diode)，简称，简称LED，是一种特，是一种特殊的二极管，它内部的殊的二极管，它内部的PN结是用某些特殊的半导体材料结是用某些特殊的半导体材料(如磷砷化镓等如磷砷化镓等)做成的，外面用透明的环氧树脂进行封装。做成的，外面用透明的环氧树脂进行封装。当外加正向电压时，它可以将电能转换成光能，发出清当外加正向电压时，它可以将电能转换成光能，发出清晰悦目的光线，通常有红、黄、绿等不同的颜色。晰悦目的光线，通常有红、黄、绿等不同的颜色。LED的正向工作电压一般为的正向工作电压一般为1.5V3V，工作电流一般为几，工作电流一般为几mA几十几十mA。如果电源电压。如果电源电压u=+5V

59、，LED两端电压两端电压UD2.1V，流过的电流流过的电流ID10mA，则可求出其限流电阻，则可求出其限流电阻+5VR=300ID10 mAUD2.1 V( a )( b )第4章 组合逻辑电路显示译码器显示译码器74LS48 74LS48是一个与共阴极共阴极七段LED数码管配合使用的BCD七段字形显示译码器。4-5-17&YaYbYcYdYeYfYg&1&11ABCDBI/RBOLTRBI第4章 组合逻辑电路显示译码器显示译码器74LS48 74LS48是一个与是一个与共阴极共阴极七段七段LED数码管配合使用的数码管配合使用的BCD七段字形显示译码器。七段字形显示译码

60、器。A1A2LTRBIA3A0GNDVCCYfYgYaYbYcYdYe12345678910111213141516CT5448BI/RBO第4章 组合逻辑电路74LS48七段译码器真值表七段译码器真值表 第4章 组合逻辑电路74LS48七段译码器真值表七段译码器真值表 试灯输入试灯输入 、灭灯输入、灭灯输入 、灭零输入、灭零输入 和灭零输出和灭零输出LTBIRBIRBO第4章 组合逻辑电路具有灭零控制的具有灭零控制的6位数码显示系统位数码显示系统 RBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYggRBIRBOYaaYgg01110CT54487R =200第4章 组合逻辑电路1、编码器为什么需要具有优先编码功能？怎样实现该功能？2、译码器的功能是什么？3、熟悉74LS138的功能、特点。4、译码器可以实现哪些逻辑功能电路？小小 结结作业作业：P115题20、22、23第4章 组合逻辑电路第第4章章 组合逻辑电路组合逻辑电路4.1 组合逻辑