计算机设计与实践课程教学大纲

1、计算机设 计与实践实验 课程教学大纲Design and Practice on Computer5课程编码： DZ240122适用专业： 集成电路设计与集成系先修课程： 计算机组成与设计学 分 数： 4总学时数 ：64实验（上机）学时： 64考核方式： 系考执 笔 者： 刘有耀编写日期： 2012-7-6一、课程性质和任务 本课程主要是通过实验来进一步巩固和扩大计算机组成与设计课程所学的内容，为设计计算机系统打下坚实的基础。通过实验深入理解MIPS指令系统，进一步熟悉 DE2-70 开发平台，较熟练地掌握 Quartus 使用方法和技巧，提高运 用Verilog HDL语言来设计硬件系统的能

2、力，掌握 MIPS寄存器组、运算器、桶 形移位器、状态机、组合逻辑控制器的设计方法，掌握单周期MIPS CPU基本设计方法。理解MIPSCPU与编译器、操作系统的关系。二、实验教学内容及要求主要内容：本实验课程通过对CPU中的运算单元、寄存器组、控制单元电 路的设计，然后设计实现单周期 CPU最后设计存储器、总线控制器。基本要求：通过可实验课程学生加深对 CPU吉构和功能的理解，并锻 炼设 计实现CPU的基本能力，为SoC设计打下基础。重点 ：单周期 CPU 和多周期 CPU 设计、微程序控制器设计。难点 ：单周期和多周期 ALU 控制器设计、微程序控制器状态机设计。 实验一：寄存器组设计主要

3、内容：根据实验原理框图完成一个由 32 个寄存器组成的字长为 32 位的寄存器组设 计，并在 Quartus II 上模拟实现。根据实验原理框 图 完成一个由 16个寄存器组成的字长 为4 位的寄存器组设计，并在 Altera DE2-70 开发板实现。基本要求：通过此实验使学生了解寄存器组工作原理，学会用 FPGA 实现寄存器组电路，掌握寄存器组在 CPU 中的工作原理。重点： CPU 中寄存器组工作原理。 难点：寄存器组控制电路设计。实验二：静态随机存储器设计主要内容：用 Verilog HDL 语言来编写实现一种静态随机存储器器， 并在 Altera DE2-70 开发板实现。基本要求：

4、通过此实验使学生理解静态随机存储器工作原理，学会用 FPGA 实现静态随机存储器电路，掌握静 态 随机存储器的工作原理及 其电路设计。重点：理解整数乘法器工作原理。 难点：整数乘法器的设计。实验三：32 位桶形移位器设计主要内容：设用 Verilog HDL 语言来描述 32 位桶形移位器设计，在 Quartus II 上实现模拟仿真，并在 Altera DE2-70 开发板实现 8 位 的桶 形移位器，使其能够正常工作。基本要求：通过此实验使学生理解桶形移位器工作原理，学会用 FPGA 实现桶形移位器电路，掌握桶形移 位器的工作原理及其电路设 计。重点：桶形移位器的工作原理。难点：桶形移位器

5、的电路设计。实验四：总线控制器设计主要内容：用 Verilog HDL 语言来编写实现一种总线控制器，并在 Altera DE2-70 开发板实现。基本要求：通过此实验使学生理解总线控制器工作原理，学会用 FPGA 实现总线控制器电路，掌握总线控 制器的工作原理及其电路设 计。重点：理解整数乘法器工作原理。 难点：整数乘法器的设计。实验五：整数的乘法运算部件主要内容：用 Verilog HDL 语言来编写实现一种 32 位整数乘法器， 并在 Altera DE2-70 开发板实现。基本要求：通过此实验使学生理解整数乘法器工作原理，学会用FPGA 实现整数乘法器电路，掌握整数乘 法器的工作原理及

6、其电路设 计。重点：理解整数乘法器工作原理。 难点：整数乘法器的设计。实验六：算术逻辑单元设计主要内容：设计 ALU 电路，用 Verilog HDL 语言描述 32 位的 ALU 的电路设计，并在 Altera DE2-70 开发板实现 ALU ，使其能够支持基本 的指令。基本要求：通过此实验使学生理解 ALU 工作原理，学会用 FPGA 实现 ALU ，掌握 ALU 的工作原理及其电路设计。重点： ALU 基本工作原理。难点： ALU 电路设计。实验七：单时钟周期CPU勺设计主要内容：用 Verilog HDL 语言来描述单周期 CPU 设计，能够完成规 定勺指令，并在 Altera DE

7、2-70 开发板实现。基本要求：通过此实验使学生理解单周期 CPU 工作原理， 学会用 FPGA实现单周期CPU电路，掌握单周期CPU的工作原理及其电路 设计。重点：单周期 CPU 的工作原理。难点：单周期 CPU 的控制通路和 数据通路设计。实验八：多时钟周期CPU的设计主要内容：用 Verilog HDL 语言来描述多周期 CPU 设计，能够完成规 定的指令，并在 Altera DE2-70 开发板实现。基本要求：通过此实验使学生理解多周期 CPU 工作原理， 学会用 FPGA 实现单周期 CPU 电路，掌握多周期 CPU 的工作原理及其电路 设计。重点：多时钟周期 CPU 的工作原理与逻

8、辑功能实现 。 难点：单周期 CPU 的控制通路和 数据通路设计。实验九：微程序控制器设计主要内容：设计微程序控制器电路，用 Verilog HDL 语言描述微程序 控制器的电路设计，并在 Altera DE2-70 开发板实现，使其能够支持基本的指令。基本要求：通过此实验使学生理解微程序控制器的工作原理，学会用 FPGA实现微程序控制器，掌握微程序控 制器的工作原理及其电路设 计。重点：微程序控制器工作原理。难点：微程序控制器电路设计。三、各教学环节的学时分配、项目 章节学时分配主要内容讲课习题课实验上机合计第一章寄存器组设计145第二章静态随机存储器设计145第三章32位桶形移位器设计12

9、3第四章总线控制器设计123第五章整数的乘法运算部件246第八早算术逻辑单元设计268第七章单时钟周期CPU的设计21214第八章*多时钟周期CPU的设计21820第九章*微程序控制器设计21820合计145064四、实验部分教学内容和要求：（含课内实验的课程填写本部分）1、实验项目及学时分配其中：演示性实验0 %，验证性实验0 %，设计性实验47 %，综合性实验53%序号实验项目名称实验内容及要求学时实验类型演示验证设计综合1实验一：寄存器组设计根据实验原理框图完 成一个由m个 寄存器组成的字长为2n位的寄存器组的设计，并在 Altera DE2-70开发 板实现。5V2实验二：静态随机存储

10、器设计用Verilog HDL 语言来编写实现一种静态随机存储器器，并在AlteraDE2-70开发板实现。5V3实验三：32位桶形移位器设计用Verilog HDL语言来描述 32位桶 形移位器设计，在 Quartus II上实现 模拟仿真，并在 Altera DE2-70开发 板实现8位的桶形移位器，使其能 够正常工作。3V4实验四：总线控 制器设计用Verilog HDL 语言来编写实现一 种总线控制器，并在 Altera DE2-70 开发板实现。3V5实验五：整数的乘法运算部件用Verilog HDL 语言来编写实现一 种32 位整数乘法器，并在 AlteraDE2-70开发板实现。

11、6V6实验六：算术逻 辑单元设计设计ALU电路，用 Verilog HDL语 言描述32位的ALU电路设计，并 在Altera DE2-70开发板实现 ALU， 使其能够支持基本的指令。8V7实验七：单时钟 周期CPU的设计用Verilog HDL语言来描述单周期CPU设计，能够完成规定的指令， 并在Altera DE2-70开发板实现。14V8*实验八：多时钟 周期CPU的设计用Verilog HDL语言来描述多周期CPU设计，能够完成规定的指令， 并在Altera DE2-70开发板实现。20V9*实验九：微程序 控制器设计设计微程序控制器电 路，用Verilog HDL语言描述微程序控制器的电路 设计，并在Altera DE2-70开发板实 现，使其能够支持基本的指令。20V合计643034比例100%46.88%53.12%注：带“ * ”的实验八和实验九二选2、实验所需设备及材料序号实验项目名称每 组 人 数每组需要的主要仪器设备每组需要的主要实验材料设备名称数量材料名称数量性质1所有实验1FPGA开发板35/EDA软件35/PC机1/五、本课程与其它课程的联系本课程先修课：计算机组成与设计、FPGA课程