基于DDS芯片的时钟发生器

1、基于DDS芯片的时钟发生器 频率合成器是现代无线通信设备中一个重要的组成部分，直接影响着无线 通信设备的性能。频率合成技术历经了早期的直接合成技术（DS和锁相合成技 术（PLL）,发展到如今的直接数字合成技术（DDS。直接数字合成技术具有分 辨率高，转换速度快，相位噪声低等优点，在无线通信中发挥着越来越重要的作 用，但是由于材料和工艺问题，其输出频率始终无法和 PLL相比，并且由于全数 字结构，输出信号中具有丰富的杂散分量，限制了它的应用。DDSr PLL的基本 原理是用一个低频、高分辨率的 DDS率来激励或插入PLL，从而将两者的优点 结合起来。 在对DDS进行应用时，首先对DDS基本实现原

2、理做简单的介绍，其原理框 图如下图1所示: 图1 在DDS工作之前，先将波形的数据写入存储器中。DDS开始工作后，每来一 次时钟，相位累加器将频率控制字 K做一次累加，并且把累加结果作为相位值， 对存放在数据存储器中的相位查找表进行查询。 相位查找表中的数据是该波形在 各个相位点时的幅度值。通过对它的查询，可以得到离散的波形信号。经过后级 的D/A转换，输出数字波形。 在fc和存储器数据不变的情况下，如果改变相位累加器的累加步进 K，贝U输 出频率相应的发生改变，此时fo为： fcKfc fo : n/K n 每当相位累加器计数计满时，将产生一次计数溢出。这个溢出的速率便是输 出信号的频率。频

3、率控制字K越大，溢出便越快，相应的输出波形的频率便越快。 若频率控制字K对应的相位增量为：，则输出频率fo与时钟频率fc及频率控制 字决定的相位增量，:的关系如下： 7 L :1K f0f c N 2 二 .：t 2 二2 一般情况下为了提高波形相位精度 N取值较大，因此直接数字频率合成具有 高分辨率，超高速的频率改变，低噪声的优点，为超高速频率合成器的实现提供 可能。 在系统方案设计选取上，直接将DDS与PLL混频，这既不会恶化DDS输出 的杂散和相噪，也不会增加PLL设计的难度。由于PLL的作用只是将DDS输出 上变频，提高了最终输出的频率，但是 DDS的输出频率fDDs一般远远小于PLL

4、的 输出频率f PLL，混频后输出频率为fPLL土 f DDS，如果要求频率合成器的输出范围大 于2 f DDS则很难用BPF2分离混频之后的和频fPLL+ fDDS与差频 系统设计及框图 SON仟 比较器 AD9852 1 控制D/A 波形D/A + 低 通 滤 波 电平转换 亠 SY100H60 0.2-100 Si4133 AT89551 电平转化 SY100H60 带 通 滤 波 J电平转换 SY100H60 100-50 比较器整形 MAX9687 LCD 按键 SY 00E 457 选 择 器 图2 系统电路设计主要包括两个部分：一部分是在低频段 (0.2-100M)，DDS电 路

5、的设计；另一部分是在高频段(100-500M)，DDS+PL的电路设计，这部分还包 括了时钟信号的选择输出。 DDS电路设计中，我们选用了美国 AD公司采用CMO技术生产的集成DDS 芯片AD9852,它的参考频率最高可达到300 MHz它具有集成度高、频谱纯高， 功能强大，参考频率高等特点。 AD9852主要由时钟乘法器、相位累加器、正弦查询表、逆SINC滤波器、 D/A转换器及高速比较器等组成。外接精密时钟源时，AD9852可以输出一个频谱 纯净,频率和相位都可以编程控制且稳定性良好的模拟正弦波 ，该信号可直接作 为基准信号源；AD9852俞出的正弦波也可通过其内部比较器方便地转换成方波

6、输出作为时钟信号。其内部结构框图如下图所示： FLXCTIOAL BIXJCK DIAGHYU DIFFiSINGLE A SELECTY REFERENCE CLOCKN FSKBPSK-HOLD DATA IN REID WRITE WMHi ANALOG OUT AMALOGOUT Q AD9854 ANALOG IN CLOCK OUT COMPARATOR FREOUENCYTUIJIHG WORD- PHASE WORD MULTIPLEXER AND RMP STA/RT $70? LOGIC DIGITAL MULTiPUERS liQ PORT BUFFERS PROGRAM

7、MABLE RATE AMD UPDATE CLOCKS PROGRIWMIFIG REGISTERS nm DR CONTTROL DAC 低频段电路设计 系统输出频率范围要求为0.2Hz500MHz在设计中采取分频段的方法， AD9852的最高参考频率为300MHz根据采样定理，另考虑在实际应用中输出信号 最高频率不大于参考时钟频率的 40% AD9852最高输出频率可达到120MHz在 设计中，把低频段设为0.2Hz100MH z. AD9852外部选用50MHz!勺晶振,通过内部倍频器6倍频，使AD9852的工 作时钟达到300MHz 在DDS勺输出端，需要设计一个滤波系统，对于系统的

8、宽带输出要求，低 通滤波器是唯一的选择，低通滤波器的性能对保证采样时钟具有较低的抖动非常 关键。滤波器的传输特性可用工作衰减、相移、群延迟以及插入衰减等参数来表 征。 设计时，采用了截止特性很陡的7阶椭圆滤波器来对连续正弦波进行滤 波。采用的低通椭圆滤波器的输入阻抗和输出阻抗为 50Q,截止频率120MHz 滤波器电路如图3所示，在设计中为避免引入有源器件自身电噪声，滤波器全部 采用无源器件构成，模拟滤波器的设计过程主要是：根据设计要求确定滤波器类 型，然后查表求归一化元件值。 DDS直接输出的正弦波，还需要经过比较器变为方波，才能得到所需要 的系统时钟，同时也降低了 DDS输出的杂散。 比较

9、器的基准电压由AD9852内部的控制DAC来提供，控制DAC是一个 12位的数模转换器，通过写入控制 DAC寄存器的数据来产生直流电平，作为比 较器的基准电平，通过改变直流电平的大小，可以来调节输出时钟的占空比。 AD9852内部的D/A转换器为电流输出型，通过调整 AD9852外接的电流设置电阻 RSET来调整DAC电流的幅值。阻值RSET为39.9/IOUT, 般设置为8KQ (5mA 至 2KQ (20mA。 在比较器的选用上，使用 AD9852内部比较器，通过内部比较电路整形 后的时钟信号，通过电平转换转换成ECL电平,输出到多路选择器SY100E457。 高频段电路设计 鉴于DDS俞

10、出频率无法达到系统的要求，必须要结合锁相频率合成技术， 锁相环路是一个能够跟踪输入信号相位的闭环自动控制系统。它在通讯。测量等 电子技术领域有着广泛的应用。锁相环路易于集成化，且性能优越，锁相集成电 路种类很多。在设计中所选用的 PLL芯片si4133集成度很高，集中了鉴相器， 分频器，VCO大大简化了硬件电路的设计。其内部框图如下图所示： PWDNI* SDATAi SENik AUXOUTit* Reference Amplifier Control Serial Interface 22-bil Data Register T$1 Mux Phase Detector i Phase L

11、 Phase Detector itRFLA HRFLB RFOUT RF2 hRFLC IRFLD IF IFDIV IFOUT HIFLA HIFLB 利用si4133的第三路来进行中频频率合成。若 AD9852输出直接输入锁相环 si4133, 则可由锁相环的倍频功能，得到输出信号的放大。但受限于 si4133 的压 控振荡器VOC的工作频率在526MHz952MH之间，2分频输出后，最高值只有 476MHz远没达到500MHZ的要求。使用混频的方式也可以不让系统分辨率因锁相 环的倍频而放大。故用50M晶振作为si4133的输入工作频率，通过单片机来控 制si4113的IF R-Divi

12、der和IF N-Divider等控制字来控制 si4133按需要输出 100MHz,200MHz,300MHz,400MH然后使其AD9852的输出信号混频,以达到输出 100500MHZ勺目的。 混频后的信号，经带通滤波，电平转换 SY100H60芯片，进入比较器内。比 较器选用是低功耗、超高速的集成比较芯片 MAX96&7MAX968输出为差分的ECL 电平，其传输延迟小于 1.4nS。 多路选择器选用的是 SY100E457 SY100E457包含了 3个差分的2: 1 的ECL选择器，有3个独立的选择端和一个公共的选择端。在设计中只使用了一 路 2： 1 的选择器，因为在设计中采用了分频段的方法，所以使用选择器来切换 低频段和高频段的时钟信号因为SY100E457为ECL器件，所以选择器的控制端 为ECL电平，因此经过单片机产生的控制信号需要转换为 ECL电平，转换芯片为 前面介绍过的 SY100H600。 综上所述，系统时钟0.2Hz500MHz的频率输出分为了 0.2MHz 100MHz,100MH500MHzX段，通过选择器 SY100E457S行切换。其中 0.2Hz 100MHz的频率由DDS生，通过内部比较器整形输出；100MH