数字电子技术第6章寄存器与计数器.ppt

1,第6章 寄存器与计数器,2,6.1 寄存器与移位寄存器,主要内容： 触发器构成的寄存器 集成寄存器74LS374/ 74HC374/ 74HCT374 移位寄存器的五种输入输出方式 触发器构成的移位寄存器 4位集成移位寄存器74LS194 移位寄存器的应用举例,3,6.1.1 寄存器,在数字电路中，用来存放二进制数据或代码的电路称为寄存器 。,上述寄存器的寄存时间？,1,0,1,0,1,0,1,0,4,集成寄存器74LS175,5,课外查资料：了解集成寄存器74LS373与74LS374。,74LS175真值表,6,6.1.2 移位寄存器,移位寄存器的5种输入输出方式： （a）串行输入/右移/串行输出,（b）串行输入/左移/串行输出,7,（c）并行输入/串行输出,（d）串行输入/并行输出,8,（e）并行输入/并行输出,9,10,1.串行输入/串行输出/并行输出移位寄存器： 下图所示为边沿D触发器组成的4位串行输入/串行输出移位寄存器。,串行输入1010,11,（a）寄存器清零,0,0,0,0,0,0,0,12,（c）第2个CP脉冲之后,（d）第3个CP脉冲之后,0,0,0,0,13,（e）第4个CP脉冲之后,1010,14,例6-1 对于图6-4所示移位寄存器，画出下图所示输入数据和时钟脉冲波形情况下各触发器输出端的波形。设寄存器的初始状态全为0。,15,2. 集成电路移位寄存器 常用集成电路移位寄存器为74LS194，其逻辑符号和引脚图如图所示。,16,17,例6-2 利用两片集成移位寄存器74LS194扩展成一个8位移位寄存器。,18,例6-3由集成移位寄存器74LS194和非门组成的脉冲分配器电路如图所示，试画出在CP脉冲作用下移位寄存器各输出端的波形。,19,6.2 异步N进制计数器,主要内容： 异步n位二进制加、减计数器电路 异步n位二进制计数器电路的构成方法 异步3进制加计数器电路 异步6进制加计数器电路 异步非二进制计数器电路的构成方法,20,能够对输入脉冲个数进行计数的电路称为计数器。 一般将待计数的脉冲作为CP脉冲。,电路结构： 触发器门电路。 N个触发器可表示N位二进制数。,21,计数器,二进制计数器,十进制计数器,N进制计数器,加法计数器,同步计数器,异步计数器,减法计数器,可逆计数器,加法计数器,减法计数器,可逆计数器,二进制计数器,十进制计数器,N进制计数器,22,6.2.1 异步n位二进制计数器,1. 异步2位二进制加计数器,23,工作原理分析,24,异步2位二进制减计数器,25,2.异步n位二进制计数器 其构成具有一定的规律： (a)异步n位二进制计数器由n个触发器组成，每个触发器均接成T触发器。 (b)各个触发器之间采用级联方式，其连接形式由计数方式（加或减）和触发器的边沿触发方式（上升沿或下降沿）共同决定 。,例子,26,6.2.2 异步非二进制计数器,1.异步3进制加计数器,异步3进制加计数器以异步2位二进制加计数器为基础构成。 要实现这一点，必须使用带异步清零端的触发器。,27,异步3进制加计数器电路如下,计数到11的瞬间就清零,1,1,0,28,异步3进制加计数器输出波形：,29,2. 异步非二进制计数器 构成方式与上述3进制计数器一样，即采用“反馈清零”法。,如：异步6进制加计数器电路可在3位2进制加计数器电路基础上实现。,30,异步6进制加计数器电路,计数到110的瞬间就清零,1,1,0,0,31,6.3 同步N进制计数器,主要内容： 同步2位二进制加、减计数器电路 同步3位二进制加、减计数器电路 同步n位二进制计数器电路的构成方式 同步5进制加计数器电路 同步10进制加法计数器电路,32,6.3.1 同步n位二进制计数器,1.同步2位二进制计数器,33,工作原理分析,34,2.同步3位二进制计数器,35,36,3.同步n位二进制计数器 计数器的构成具有一定的规律，可归纳如下： （a）同步n位二进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触发器的输入信号J0K01，其它触发器的输入信号由计数方式决定。,37,如果是加计数器则为：,如果是减计数器则为：,38,6.3.2 同步非二进制计数器,同步非2n进制计数器的电路构成没有规律可循， 可采取“观察”法，其具体构成过程见书p158,39,1.同步5进制加法计数器,40,2.同步10进制加计数器电路,41,6.4 集成计数器,主要内容： 同步二进制加计数器74LS161的逻辑功能 同步十进制加/减计数器74LS192的逻辑功能 异步二进制加法计数器74LS93的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS161构成小于16的任意进制加计数器 采用74LS90构成小于10的任意进制加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器,42,6.4.1 集成同步二进制计数器,其产品多以四位二进制即十六进制为主，下面以典型产品 74LS161为例讨论。,43, 异步清零。当CLR=0时，不管其它输入信号的状态如何，计数器输出将立即被置零。,44, 同步置数。当CLR=1（清零无效）、LD=0时，如果有一个时钟脉冲的上升沿到来，则计数器输出端数据Q3Q0等于计数器的预置端数据D3D0。,45,数据保持。当CLR=1、LD=1，且ETEP=0时，无论有没有时钟脉冲，计数器状态将保持不变。,46,加法计数。当CLR=1、LD=1（置数无效）且ET=EP=1时，每来一个时钟脉冲上升沿，计数器按照4位二进制码进行加法计数，计数变化范围为00001111。该功能为它的最主要功能。 进位信号RCO=ETQ3Q2Q1Q0。,47,例6-4 用74LS161构成十二进制加法计数器。 解：（1）反馈清零法,48,过渡状态1100产生清零信号,49,（2）反馈置数法（假设置数0001）,50,0 0 0 1,51,异步清零：,异步预置数：,课外：双时钟4位二进制同步可逆计数器 74LS193,同步加计数：,同步减计数：,RD=1,RD=0, LD=0,RD=0, LD=1,CPD=1,RD=0, LD=1,CPU=1,52,6.4.2 集成同步非二进制计数器,其产品多以BCD码为主，下面以典型产品 74LS192为例讨论。,53,54,74LS192具有以下功能： (1) CLR=1时异步清零，它为高电平有效。 (2) CLR=0（异步清零无效）、LD=0时异步置数。 (3) CLR=0，LD=1（异步置数无效）且减法时钟CPD=1时，则在加法时钟CPU上升沿作用下，计数器按照8421BCD码进行递增计数：00001001。,(4) CLR=0，LD=1且加法时钟CPU1时，则在减法时钟CPD上升沿作用下，按照8421BCD码进行递减计数：10010000。 (5) CLR=0，LD=1，且CPU1，CPD=1时，计数器输出状态保持不变。,55,例6-5 利用反馈置数法，用74LS192 构成七进制加法计数器。（要求采用预置数据输入：0010。） 解：74LS192在加计数模式下的状态转换图如图所示，,56,57,6.4.3 集成异步二进制计数器,集成异步二进制计数器在基本异步计数器的基础上增加了一些辅助电路，以扩展其功能。典型产品是74LS93。,58,（1）触发器A为独立的1位二进制计数器； （2）触发器B、C、D三级为独立的3位二进制计数器（即八进制）； （3）将两者级联可构成4位二进制计数器（即十六进制）；,59,(4) 计数器为异步清零，R0(1)、R0(2)是清零输入端，且高电平有效。 因此，74LS93实际上是一个二八十六进制异步加法计数器，采用反馈清零法可构成小于十六的任意进制异步加法计数器。,60,61,例6-6 74LS93的内部电路如图所示，采用下面两种不同的级联方式所构成的计数器有何不同？ （1）计数脉冲从CPA输入，QA连接到CPB； （2）计数脉冲从CPB输入，QD连接到CPA；,62,解：上述两种级联方式所构成的计数器都是4位二进制计数器或十六进制计数器。但计数器输出状态的高、低位构成方式不同：对于级联方式（1），二进制计数器为低位，八进制计数器为高位，其输出状态为QDQCQBQA； 对于级联方式（2），八进制计数器为低位，二进制计数器为高位，其输出状态为QAQDQCQB；,63,6.4.4 集成异步非二进制计数器,其典型产品是74LS90（或74LS290，两者的逻辑功能相同，但引脚图不同），它的内部电路及引脚图如图所示。,64,65,从图中可以看出： （1）触发器A为独立的1位二进制计数器。 （2）触发器B、C、D三级为独立的3位五进制计数器，其计数状态范围为000100。,66,（3）将二进制和五进制计数器级联可构成十进制计数器： 如果将QA与CPB相连，CPA作为计数脉冲输入端，如图（a）所示，则计数器的输出端QD QC QB QA为8421BCD码十进制计数器。,67,工作原理分析,68,如果将QD与CPA相连，CPB作计数脉冲输入端，如图（b）所示，则输出端QA QD QC QB为5421BCD码十进制计数器。,69,工作原理分析,70,74LS90具有以下功能：（1）异步清零。（2）异步置9。（3）正常计数。（4）保持不变。,71,例6-7 分别采用反馈清零法和反馈置9法，用74LS90构成8421BCD码的8进制加法计数器。 解：（1）采用反馈清零法。,72,（2）采用反馈置9法。 首先连接成8421BCD码十进制计数器，然后在此基础上采用反馈置9法。8进制加法计数器的计数状态为1001、00000110，其状态转换图如图（a）所示。,73,74,练习: 下图是几进制计数器?,答: 8进制,1000为过渡状态，故输出端状态的变化范围: 00000111,75,练习: 下图是几进制计数器?,答: 7进制,76,练习：用一片74LS90设计九进制计数器,77,6.4.5 集成计数器的扩展,将两片计数器（分别为模n和模m）相串接，可扩展为N = nm 的计数器。在此基础上再利用前面介绍的反馈清零或反馈置数的方法，可构成小于N = nm 的任意进制计数器。 例6-8 用两片74LS161构成 256进制加法计数器。 解：74LS161有专门的进位信号RCO，每片接成十六进制，两片之间串接方式有两种：,78,两片之间串接方式,79,注意：如果直接将低位片的进位信号RCO作为高位片的时钟脉冲，则当第15个计数脉冲到来后，低位片输出状态将变成1111，使其RCO由0变为1，高位片就开始计数一次。这时，虽然仍是256进制计数器，但计数状态顺序发生了变化。下面的时序波形图清楚地说明了这一点。,80,例6-9 用两片74LS161构成204进制加法计数器。 解：首先将两片74LS161串接构成256进制加法计数器，然后在此基础上采用“整体反馈清零”或“整体反馈置数”方法构成小于256的任意进制加法计数器。,81,图6-45 例6-9：60进制加法计数器,82,例6-10 用两片74LS90构成8421BCD码的60进制加法计数器。 解：首先将每片74LS90连接成8421BCD码的10进制计数器，然后将低位片的进位信号QD送给高位片的CPA，从而串接成100进制计数器。 在此基