内部存储器ppt课件

第三章 存储系统,3.1 存储器概述 3.2 SRAM 存储器 3.3 DRAM 存储器 3.4 只读存储器和闪速存储器 3.5 并行存储器 3.6 高速缓冲存储器cache,3.1 存储器概述 3.1.1存储器的分类 1、存储器的基本概念 存储器是计算机的一种具有记忆功能的部件,用以存放程序和数据,它由一些能表示二进制数0和1的存储介质组成(常用有半导体器件和磁性材料).位(bit)是存储器中存储信息的最小单位,称为存储位或存储元,8位二进制数为一个字节(Byte),字(Word)是由一个或若干个字节组成,若干个存储元组成一个存储单元,许多存储单元的集合形成一个存储体(Memory Bank).存储单元的编号称为地址.,2、存储器各种不同的分类方法 （1）按存储介质分类 磁芯存储器、半导体存储器、磁表面存储器、光存储器 （2）按存取方式分类 随机存储器RAM(random access memory)、顺序存取 存储器SAM( Sequential access memory)、直接存取存储器DAM(direct access memory) （3）存储内容的可变性 只读存储器ROM( Read Only memory) 随机读写存储器RAM(random access memory) （4）按信息的易失性分类 易失性（挥发性）存储器:断电后信息消失 非易失性（非挥发性）存储器:断电后信息仍能保存 （5）按在计算机系统中的作用分类 主存(内存)、辅存(外存)、Cache、控制存储器,3.1.2 存储器的分级结构 单一种类的存储器无法同时满足价格、容量和速度三方面的要求，所以一个计算机系统的存储器由多种类型不同的存储器组成，构成不同的存储层次（Memory Hierarchy).典型的三级存储储体系结构分为“高速缓存-主存-外存”三个层次.如下图示:,3.1.2存储器的分级结构,中央处理器,cache,主存,外存,cache,CPU,M1,M2,M3,三级存储体系结构示意图,1.高速缓存(Cache):为解决CPU与主存之间的速度匹配,其中存放最近要使用的程序与数据,作为主存中当前活跃信息的副本. 2.主存储器(内存):是CPU直接编程访问的存储器,存放计算机运行期间的大量程序的数据.由半导体存储器组成. 3.外存储器(辅助存储器):CPU不能直接访问,存放暂时不用的程序和数据.速度慢、容量大、价格低.有磁盘存储器、磁带存储器、光盘存储器等。,2.存取时间和存取周期 存取时间(TA) :从存储器接到读(或写)申请命令到从存储器读出(或写入)信息所需的时间,也称为存储器访问时间(memory access time)或读/写时间。 存取周期(memory cycle time):连续启动两次读操作所需间隔的最小时间，又称为读/写周期，用TM表示. 3.存储器带宽:单位时间内存储器所存取的信息量,即CPU一次可以存取的数据位数，单位为位/秒.,3.2 SRAM存储器 SRAM的优点是存取速度快，但容量不如DRAM大。 3.2.1 基本的静态存储元阵列 1、存储位元 所有SRAM的特征是用一个锁存器（触发器）作为存储元。只要直流供电电源一直加在这个记忆电路上，它就无限期的保持记忆的1状态或0状态。如果电源断电，那么存储的数据（1或0）就会丢失。,3.2 SRAM存储器 2、三组信号线 地址线（指定存储器的容量） 数据线（指定存储器的字长） 控制线（指定对存储器是读操作还是写操作，读写操作不会同时发生） 行线 列线 基本的静态存储元阵列.swf,3.2.3 读写周期波形图 1、读写周期波形图精确地反映了SARM工作的时间关系。我们把握住地址线、控制线、数据线三组信号线何时有效，就很容易看懂周期波形图。 2、在读周期中，地址线先有效，以便进行地址译码，选中存储单元。为了读出数据，片选信号CS和读出使能信号OE也必须有效（由高电平变为低电平），从地址有效开始经tAQ（读出）时间，数据总线I/O上出现了有效的读出数据。之后CS、OE信号恢复高电平，tRC以后才允许地址总线发生改变。 tRC时间我们叫读周期时间。 3、在写周期中，也是地址线先有效，接着片选信号CS有效写命令WE有效（低电平），此时数据总线I/O上必须写入数据，在tWD时间段将数据写入存储器，之后撤销写命令WE和CS。为了写入可靠，I/O线的写入数据要有维持时间thD，CS的维持时间也比读周期长，tWC时间我们叫写周期时间。为了控制方便，一般取tRC= tWC，通常叫存取周期。,SRAM读写周期波形图.swf 【例1】图3.5(a)是SRA的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。,错误的读写时序及改正.swf,3.3 DRAM 存储器 3.3.1DRAM存储元的记忆原理 动态MOS随机读写存储器DRAM的存储容量极大，通常用作计算机的主存储器。 SRAM存储器的存储元是一个触发器，它有两个稳定的状态。而DRAM存储器的存储元是由一个MOS晶体管和电容器组成的记忆电路，如图3.6所示。其中MOS管作为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现当电容器充满电荷时，代表存储了1，当电容器放电没有电荷时，代表存储了0. 一个DRAM存储元的写、读、刷新操作.swf 注意：输入缓冲器和输出缓冲器总是互锁的。这是因为读操作和写操作时互斥的，不会同时发生。,3.2.2 主存储器的组成 主存储器的基本组成如下图所示:,地址 译码 驱动,存储体 阵列,I/O电路,读写控制电路,地址线,读写控制信号,数据线,主存储器结构框图,1.存储体阵列 *记忆元件(记忆单元):能存放并保持1位二进制数的元件. *存储单元:由若干个记忆元件组成,单元按行、列排列成十分规整的阵列 *存储体:是存储单元的集合,0,1,2,n-1,0,1,2,n-1,0,1,2,n-1,字选线0,字选线1,字选线m,位线0,位线1,位线2,位线,n-1,存储体阵列,注意:从芯片的规格可知其容量 4K 1,存储单元数,字长,即一个存储单元的位数,3.2.2 主存储器的组成 2.地址译码驱动电路 (1)地址译码器:把CPU给定的地址编码翻译成能驱动指定存储单元的控制信息.,1,&,&,&,&,1,A0,A1,字选线W00,字选线W01,字选线W10,字选线W11,A0A0A1A1,译码器,(2)地址译码系统设计 一维编址存储阵列(单译码方式):每一个存储单元由一条字选线驱动的存储体.用于小容量存储器. 二维编址存储阵列(双译码方式):分成X向译码器和Y向两个译码器.一个存储单元,只有当行地址、列地址同时被选中时才能被驱动.,X地址寄存器,X地址译码驱动,1,1,1,64,64,1,64,64,Y地址译码驱动,I/O,X1,X64,A0,A1,A2,A3,A4,A5,A6,A7,A8,A9,A10,A11,D,D,D,D,Y1,Y64,4K*1位存储器 二维地址译码 示意图,数据总线,X 地址 译码,Y地址译码器,I/O,I/O,I/O,I/O,A0-A5,地址线,字线,X0,X63,位控门,D0位线,Y1字线,Y15字线,Y0字线,A6-A9地址线,1K*4位存储器二维地址译码示意图,数据总线,3.3 半导体存储器芯片 3.3.1静态RAM芯片(SRAM)举例(2114芯片),(1)外部引脚功能:采用18脚封装,如下图示:,2114(1K*4),18,17,16,15,14,13,12,11,10,1,2,3,4,5,6,7,8,9,VccA7 A8 A9 I/O1I/O2I/O3I/O4WE,A6A5 A4 A3 A0 A1 A2 CS 地,WE,低电平时写入,高电平时读出片选CS,为低电平时选中本芯片 (2)内部结构,A4A5A6A7A8A9,I/O1 I/O2 I/O3 I/O4,A0 A1 A2 A3,CS,WE,行 选 择,6464 存储矩阵,输入数据控制,列I/O电路,列 选 择,2114内部结构方块图 P76图3.5,主存储器与CPU的连接,C P U,MAR,MBR,主存2 k字 字长n位,k位AB,n位DB,read,write,操作：（对CPU而言）,取：发送地址通过AB 发送读选通信号通过CB（read） 取数据到CPU通过DB,C P U,MAR,MBR,主存2k字 字长n位,k位AB,n位DB,read,write,操作：（对CPU而言）,存：发送地址通过AB 发送写选通信号通过CB（write） 存数据到主存通过DB,例:下表给出的各存储器方案中,那些是合理的?那些不合理?对不合理的可以怎样修改?,存储器,MAR的位数,存储器的单元数,每个存储单元的位数(存储器数据寄存器),1 2 3 4 5 6,10 10 8 12 8 1024,1024 1024 1024 1024 8 10,8 12 8 16 1024 8,存储器的容量扩展 1.位扩展：进行位数的扩充（加大字长） 例:使用16K*1的存储器芯片组成16K*8位的存储器 解:(1)芯片数与存储空间分配 芯片数=8/1=8(片) 存储空间分配,16K*1,16K*1,16K*1,16K*1,16K*1,16K*1,16K*1,16K*1,(2)地址分配与片选逻辑形成(存储器容量扩展的关键) 写出各芯片或各组芯片地地址范围 根据地址分配列出芯片的片选逻辑 地址分配:8片(16K*1)均为如下地址范围,起始地址 00 0000 0000 0000 (0000H) 末地址 11 1111 1111 1111 (3FFFH) 片选逻辑:8片存储器芯片的片选输入端(CS) 直接接地,(3)存储器与CPU的连接,芯片级存储器逻辑图应表示出: 所用存储芯片 各芯片的地址线 片选逻辑 数据线 读/写控制R/W 注意: * 地址线、数据线的数量和方向 * 选片地址通过译码后产生存储器的片选信号。当各芯片容量相同时，地址范围规整，可选用现成译码器；否则，可选用适当门电路。,例：16K*1位芯片扩展为16K*8位的存储器,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,A0,A13,1.位扩展：进行位数的扩充（加大字长） 连接方式：将多片存储芯片的地址、片选、读写控制端并联，数据端单独引出。,WE,CPU,A0,A13,.,.,WE,D0,D7,2.字扩展法:进行字向扩充(位数不变) 连接方式：将多片存储芯片的地址线、数据线、读写控制端并联，片选端单独引出，由片选信号来区分各个芯片。 例:用16K*8位的芯片组成64K*8位的存储器. 解: (1) 芯片数与存储空间分配 芯片数=64K/16K=4(片) 存储空间分配:,16K*8位,16K*8位,16K*8位,16K*8位,解: (2)地址分配与片选逻辑,地址空间分配表,地址,片号,片外 A15A14,片内A13A12A11A1A0,说明,1,2,3,4,0 0 0 0,1 0,1 1,0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1,0 0 0 0 0 1 1 1 1 1,0 0 0 0 0 1 1 1 1 1,最低地址 最高地址,1 0,1 1,0 1 0 1,片选逻辑: 选用2:4译码器,(3)存储器与CPU的连接,(由16K*8位扩充成64K*8位的存储器),CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,CS,WE,I/O,A0 A13,WE,A0-A13,2:4译码器,A14A15,mKnk，需n/m组芯片，每组一片,CPU,A15,A14,A13A0,WE,D0D7,3.字位同时扩展法:一个存储器的容量为M*N位,若使用l*k位的芯片(lM,KN),需要在字向和位向同时进行扩展.此时共需(M/l)*(N/k)个存储器芯片 字、位扩展，确定芯片数 芯片数=(要求组成主存容量)/(芯片容量) 组内位扩展 一组的芯片数=(主存数据位数)/(芯片位数) 组间字扩展 组数=主存字数/芯片字数 =(总芯片数)/(一组芯片数),例: 现有一CPU如图所示,要求为其扩充2KB主存,存储器采用2114芯片,主存从000H地址开始.试画出CPU和主存的连线图(可根据设计需要增加译码器、逻辑电路等）。,CPU,A10,A0,WE,D7,D0,A0,A1,A9,2114,I/O1,I/O2,I/O3,I/O4,CS,WE,解: (1)芯片数=2K*8/(1K*4)=4(片),每组芯片数=8/4=2(片) 组数=4(片)/2(片)=2(组) 存储空间分配,1K*4,1K*4,1K*4,1K*4,(2) 地址分配与片选逻辑,第一组起始地址 000 0000 0000 末地址 011 1111 1111 第二组起始地址 100 0000 0000 末地址 111 1111 1111 片选逻辑:用地址线的低10位(A0A9)直接接到芯片地址输入端, 然后用地址的高一位A10作为第一和第二组的片选信号 , 由此,可得到如下的逻辑式: 第一组: CS1=A10 第二组:CS2=A10,CPU,A10,CS,CS,CS,CS,A9- A0,A9- A0,A9- A0,A9- A0,A9- A0,D3- D0,D7 D4,I/O0-I/O3,I/O0-I/O3,I/O0-I/O3,I/O0-I/O3,WE,WE,WE,WE,WE,(3) 与CPU的连接,1组,1组,2组,2组,例:某半导体存储器总容量为4K*8位.其中固化区2K字节,选用EPROM芯片2716(2K*8位);工作区2K字节,选用SRAM芯片2114(1K*4位).地址总线A15A0(低),双向数据总线D7D0(低). 主存地址空间分配如下:0H-07FFH为系统程序区,由ROM组成;0800H-0FFFH为用户程序区,由RAM组成. 解:(1)芯片选取与存储空间分配原则,2K*8,1K*4,1K*4,1K*4,1K*4,0000,07FF,0800,0BFF,0C00,0FFF,(2)地址分配与片选逻辑 2KROM区起始地址: 0 0 00 0000 0000 末地址: 0 1 11 1111 1111 2KRAM第一组始地址: 1 0 00 0000 0000 末地址: 1 0 11 1111 1111 2KRAM第二组始地址: 1 1 00 0000 0000 末地址: 1 1 11 1111 1111,A11A10,2K,1K,1K,片选逻辑的设计: 当A11=0时选中EPROM芯片,故其片选逻辑为:CS0=A11 当A11=1,A10=0时,选中第一组2114芯片, 故其片选逻辑为:CS1=A11A10 当A11=1,A10=1时,选中第二组2114芯片, 故其片选逻辑为:CS2=A11A10,2716,2114,2114,2114,2114,D7-D4,D3-D0,R/W,AB,A11,CS0,A10-A0,CS1,A9-A0,CS2,A9-A0,A11,A10,A11,A10,存储器逻辑图,注意：A15-A12直接接地,练习题 CPU有16条地址线和8条数据线.由该CPU组成的 计算机从0地址开始已有40KB内存.现要在40K地址 空间之后再增加8KB的RAM(地址连续).如用4K*8的SRAM芯片来扩充.芯片的CS为低电平有效,数据线和地址线为高电平有效,所有控制信号为低电平有效.试设计CPU与8KRAM的连接图,使其满足上述要求. (根据题意自己设计所需的CPU和RAM的引线,自己 选择所需门电路),练习2 设有一个12位地址线和8位字长的存储器,问: (1)该存储器存储多少字节的信息? (2)若采用2114芯片(1K*4位),需要多少芯片,分多少组? (3)设某微机的最大寻址能力为64KB,与上述存储器连接,且存储器起始地址为3000H,写出每组芯片的地址范围. (4)若选用74LS138译码器作为片选译码电路,根据3的要求,试画出CPU与译码器及主存的连线图(只考虑AB,DB及CS,不考虑其他控制) (5)如果运行时发现不论往哪片RAM存放1K数据,以3800H为起始地址的存储芯片都有与之相同的数据,分析故障原因.,练习3 现有一CPU如图所示,要求为其扩充2KB主存,存储器采用2114芯片,主存从6000H地址开始.试画出CPU和主存的连线图(可根据设计需要增加译码器、逻辑电路等）,CPU,A15,A0,M/IO,WE,D7,D0,A0,A1,A9,2114,I/O1,I/O2,I/O3,I/O4,CS,WE,解 : (1)芯片数与存储空间分配 芯片数=2K*8/(1K*4)=4(片) 每组芯片数=8/4=2(片) 组数=4/2=2(组) 存储空间分配,1K*4,1K*4,1K*4,1K*4,6000H,63FFH,6400H,67FFH,(2) 地址分配与片选逻辑 地址分配: 第一组 起始地址 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 末地址 0 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 第二组 起始地址 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 末地址 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 片选逻辑:选用74138译码器,A15,A11,RAM与CPU的连接 74LS138译码器,1 16 2 15 3 14 4 13 5 12 6 11 7 10 8 9,74LS138,A B C G2A G2B G1 Y7,GND,Vcc Y0 Y1 Y2 Y3 Y4 Y5 Y6,A、B、C：地址输入 G1、G2A、G2B：允许输入 Y0Y7：译码器输出 Vcc：电源 GND：地,74LS138译码器真值表,G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1 0 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 1 0 0 1 1 0 0 1 0 0 1 1 1 0,1,1,(3)与CPU的连接,CPU,C,B,A,G1,G2A,G2B,A13,A14,A15,A12,A11,A10,Y0,Y1,CS,CS,CS,CS,A9- A0,A9- A0,A9- A0,A9- A0,A9- A0,D3- D0,D7 D4,I/O0-I/O3,I/O0-I/O3,I/O0-I/O3,I/O0-I/O3,WE,WE,WE,WE,WE,M/O,74138,3.3 半导体存储器芯片,3.3.2动态RAM芯片(DRAM) 1.单管MOS动态存储单元电路 定义:当电容C上充电到高电平,存入 信息为1;当电容C放电到低电平,存入信息为0. 2.DRAM的种类 (1)FPM DRAM(Fast Page Mode DRAM) 快速页面模式DRAM (2) EDO DRAM(Extended Data Out DRAM) 扩展数据输出DRAM (3)SDRAM(Synchronous DRAM) 同步DRAM (4)RDRAM(RAMBus DRAM) 存储器总线式动态随机存取存储器,字选线,位线,T,C,C,单管MOS动态存储单元电路,1 16 2 15 3 14 4 13 5 12 6 11 7 10 8 9,2116,VBB Din WE RAS A0 A2 A1 VDD,VSS CAS Dout A6 A3 A4 A5 VCC,A0A6：地址输入线 RAS：行地址选通信号线 CAS：列地址选通信号线 WE：读写控制信号 0-写 1-读 Din：数据输入线 Dout：数据输出线 容量为16K*1位,VSS：地 VDD=+12V VCC=+5V VBB=-5V,(2)内部结构,以16为例3.3 半导体存储器芯片 3.3.2动态RAM芯片(DRAM) 3.动态RAM举例(2116芯片) (1)外部引脚及功能片 16K*1位 “位片式”芯片,R/W控制,行地址缓冲器,列地址缓冲器,行地址译码器,64128 存储阵列,64128 存储阵列,128个 输出再生 放大器,数据输入寄存器,数据输出寄存器,I/O缓冲器,A6,A0,Dout,Din,CAS,RAS,WE,2116通过7条地址线接收CPU分时发送的地址： RAS将先出现的7位地址送至行地址缓冲器（行选：该行128个存储单元被选通到再生放大器），CAS将后出现的7位列地址送至列地址缓冲器（列选：选出128个再生放大器中的一个）,3.3.2动态RAM芯片(DRAM) 3.动态RAM举例(2116芯片) (2)DRAM的刷新 刷新的原因： 单管动态RAM是破坏性读出 电容器电容泄露 刷新方法：采用“读出”方式 单管动态RAM刷新过程：选行读出重写 刷新周期:整个存储器全部刷新一遍所允许的最大时 间间隔,4、半导体动态存储芯片（DRAM） 动态存储器的刷新 a）集中式刷新（Burst Refresh）,0,1,2,3870,3871,3872,3873,3999,0,1,读/写或保持,刷新,读/写,tc,tc,tc,tc,tc,tc,tc,tc,tc,X,Y,Z,V,W,0,1,127,3872周期（1396us）,128周期（64us）,刷新周期（2ms）,设读/写周期（tc）为0.5us,周期序号,地址序号（随机）,a)集中刷新方式( Burst Refresh) 优点:刷新时间固定,存储器读/写周期时间不受影响,控制简单 缺点:在集中刷新状态中不能使用存储器,因而形成一段死时间,b）分布式刷新（Distributed Refresh） 优点:控制简单,主存工作没有死时间 缺点:主存利用率低,工作速度约降低一倍,R/W X,R/W Y,R/W Z,R/W S,R/W T,R/W U,R/W V,REF 0,REF 1,REF 2,REF 126,REF 127,REF 0,REF 1,twr,t r,tc,刷新周期128个系统周期（128us）,c)异步式刷新 优点:兼有以上两者的优点,对主存的利用率和工作速度影响最小, 死时间较短. 缺点:控制上稍复杂,tc,0.5,us,0.5,us,tc,0.5,us,W/R,W/R,W/R,W/R,REF,W/R,W/R,W/R,W/R,REF,15.5,us,us,15.5,4 动态存储器与静态存储器的比较 （1）DRAM的每片存储容量是SRAM的4倍，价格大约只有SRAM的1/4，但功率只有SRAM的1/6，速度比SRAM要低； （2） DRAM需要刷新； （3） SRAM一般作容量不大的高速存储器，DRAM一般用作主存； ( 4 ) 共同特点是均为易失性存储器。,3.3.3半导体只读存储器芯片 1.掩模型只读存储器MROM(Masked Read-Only Memory) 2.可编程(一次编程型)只读存储器PROM(Programmable Read-Only Memory) 分为:破坏型和熔丝型,字地址 译码器,A0,A1,Vcc,读写,读写,读写,读写,D0,D1,D2,D3,熔丝型PROM原理图,0110,1011,1010,0101,3.3.3半导体只读存储器芯片 3.可擦可编程只读存储器EPROM(Erasable Programmable ROM),4.电擦除可编程只读存储器EEPROM(Electrically Erasable EPROM) 字擦除方式和数据块擦除方式 5.闪速存储器(Flash Memory) 特点:非易失性;廉价的高密度;可直接执行;固态性能,3.4 主存储器组织 在介绍了三类常用的半导体存储器芯片(SRAM,DRAM和ROM)之后,讨论如何用存储芯片组成一个实际的存储器. 当容量较小时,如几十KB以内,多选用SRAM;当容量较大时,如1MB以上时,多选用DRAM;如果主存中有固化区,就需要ROM芯片.此外,还需考虑构成的主存如何与CPU相连接.,例:CPU的AB为16根(A15-A0,A0为低位),双向数据总线8根(D7-D0),控制总线中与主存有关的信号有MREQ(允许访存,低电平有 效),R/W(高电平为读命令,低电平为写命令). 主存地址空间分配如下:0-8191为系统程序区,由只读存储器芯片组成;8192-32767为用户程序区;最后(最大地址)2K空间为系统程序工作区.上述地址为十进制,按字节编址.现有如下存储器芯片: EPROM:8K*8位(控制端仅有CS) SRAM:16K*1位、2K*8位、4K*8位、8K*8位 从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出片选逻辑（可选用门电路及3：8译码器74LS138）与CPU的连接，说明选哪些存储芯片，选多少片。,解：主存地址空间分布如下图所示：,8K（EPROM）,24K（SRAM）,30K（空）,2K（SRAM）,0,8191,8192,32767,63487,65535,0000H,1FFFH,2000H,7FFFH,8000H,32768,63488,F7FFH,F800H,FFFFH,根据给定条件,选用 ROM:8K*8位芯片1片 RAM:8K*8位芯片3片,2K*8位芯片1片,3:8译码器仅用Y0,Y1,Y2,Y3和Y7输出端,且对最后的2K*8位选片 还需加门电路译码.,CPU,D0,D7,R/W,A0,A10,A11,A12,A13,A14,A15,MREQ,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7,A,B,C,74LS138,D7 D0,D7 D0,D7 D0,D7 D0,D7 D0,CS,CS,CS,CS,EPROM 8KB,SRAM 8KB,SRAM 8KB,SRAM 8KB,SRAM 2KB,A0 A12,A0 A12,A0 A12,A0 A12,A0 A10,作业1:某一Cache-主存采用组相联的方法进行地址转换. Cache容量为8KB,每组包括4个块,块大小为128W.主存容量为512KW.要求: (1)画出主存与Cache的地址格式,并说明每个字段由多少位构成; (2)说明CPU访问内存的过程.,作业2: (2003年东大考研题 7分) 某Cache-主存系统采用四路组相联映射的方法进行地址转换.块的大小为128W,Cache容量为8KW,主存容量为512KW.设访存地址为字地址.要求画出主存与Cache的地址格式,并确定地址格式中各字段的位数.,多体交叉存储器和双口存储器 双端口存储器 同一个存储器具有两组相互独立的读写控制线路,如下图所示:,存储体,地址 寄存 器,地址 寄存 器,译码 器,译码 器,地址A,地址B,双端口存储器,数据A,数据B,例:有一个2K*16位的双端口存储器,若(1)从左端口读出100号单元内容(FFFF),同时从右端口向200号单元写入(F0F0)16;(2)从右端口向200号单元写入内容(F0F0),同时从左端口读出200号单元内容.要求画出两种情况下的存储器数据读写示意图,并说明考虑什么问题? 解:(1)左右两个端口地址不相同,在两个端口上进行读写操作,一定不会发生冲突.(2)左右端口同时访问同一个地址单元时,便发生读写冲突,此时,芯片的判断逻辑决定对哪个端口进行优先读写操作.对另一个被延迟的端口置BUSY标志(变为低电平)暂时关闭此端口.一旦优先端口完成读写操作,才将被延迟端口复位(变为高电平),允许延迟端进行读写操作.,100,FFFF,地址,数据,左端口读,双端口存储器,200,FOFO,FFFF,F0F0,200,右端口写,左端口读,双端口存储器,右端口写,200,F0F0,目的: 为解决CPU与主存之间的速度匹配问题,在一个存取周期中可以并行存取多个字 方法:采用字长W位n个容量相同的存储器并行连接组成一个更大的存储器.,W位,W位,W位,M0,M1,.,M n-1,并行主存系统,分类:并行主存系统有两种组成方式:单体多字方式和多体并行方式,提高访存速度的措施,采用高速器件,调整主存结构,1. 单体多字系统,采用层次结构 Cache 主存,增加存储器的带宽,2、多体并行系统,存储器的模块化组织 一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块,2. 多体并行系统,(1) 高位交叉,顺序编址,各个体并行工作,体号,(1) 高位交叉,(2) 低位交叉,各个体轮流编址,体号,(2) 低位交叉 各个体轮流编址,多体并行系统,存储器模块的组织方式.swf CPU同时访问多模块的过程.swf,低位交叉的特点,在不改变存取周期的前提下，增加存储器的带宽,4.2,启动存储体 0,启动存储体 1,启动存储体 2,启动存储体 3,设四体低位交叉存储器，存取周期为T，总线传输周期为，为实现流水线方式存取，应满足 T 4。,连续读取 4 个字所需的时间为 T(4 1),(3) 存储器控制部件（简称存控）,易发生代码 丢失的请求源，优先级 最高,严重影响 CPU 工作的请求源， 给予 次高 优先级,4.2,单体多字并行主存系统 如下图所示,多个并行工作的存储器共用一套地址寄存器,按同一地址码并行地访问各自的对应单元.适用于向量运算.,地址寄存器,地址,M0,M1,.,M n-1,W位,W位,.,W位,n*w,单体多字并行主存系统,3.多体并行主存系统 (1)多体交叉存储器组成: n个容量相同的存储器(或称为n个存储体),它们具有自己的地址寄存器、数据线、读写时序，可以独立编址地同时工作。,总 线 控 制,CPU,地址寄存器,地址寄存器,地址寄存器,地址寄存器,存 控 部 件,0,4,M0,1,5,2,6,3,7,M1,M2,M3,数据,3.多体并行方式 (2)多体交叉编址 分为高位交叉(顺序方式)和低位交叉编址(交叉方式),见教材P.101 (3)多体交叉存储体分时工作原理,主存周期 主存周期,时间 启动M0启动M1 启动M2 启动M3 启动M0 启动M1 启动M2 启动M3,同时启动,分时启动,1/4TM,1/2TM,3/4TM,TM,第三章：存储系统,【例】 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns。问顺序存储器和交叉存储器的带宽各是多少? 解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是： q=64位4=256位 顺序存储器和交叉存储器连续读出4个字所需的时间分别是： t2=mT=4200ns=800ns=810-7s t1=T+（m-1)=200ns+350ns=350ns=3.510-7s 顺序