FPGA实现FIR抽取滤波器的设计

1、FPGA实现FIR抽取滤波器的设计 FIR(fini te impulse response)滤波器是数字信号处理系统中最基本的元件，它可以在保证任意幅频特性的同时具有严格的线性相频特性，同时其单位冲激响应是有限的，没有输入到输出的反馈，系统稳定。因此，FIR滤波器在通信、图像处理、模式识别等领域都有着广泛的应用。在工程实践中，往往要求对信号处理要有实时性和灵活性，而已有的一些软件和硬件实现方式则难以同时达到这两方面的要求。随着可编程逻辑器件的发展，使用FPGA来实现FIR滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的电子工程师采用FPGA器件来实现FIR滤波器。1 FIR滤波器工作原

2、理 在进入FIR滤波器前，首先要将信号通过AD器件进行模数转换，使之成为8bit的数字信号，一般可用速度较高的逐次逼进式AD转换器，不论采用乘累加方法还是分布式算法设计FIR滤波器，滤波器输出的数据都是一串序列，要使它能直观地反应出来，还需经过数模转换，因此由FPGA构成的FIR滤波器的输出须外接DA模块。FPGA有着规整的内部逻辑阵列和丰富的连线资源，特别适合于数字信号处理任务，相对于串行运算为主导的通用DSP芯片来说，其并行性和可扩展性更好，利用FPGA乘累加的快速算法，可以设计出高速的FIR数字滤波器。2 16阶滤波器结构 在滤波过程中实现抽取，对于抽取率为N的抽取滤波器而言，当进来N个

3、数据时滤波器完成1次滤波运算，输出1次滤波结果。抽取滤波器的结果和先滤波后抽取的结果是一致的，只是对于同样的数据，进行滤波运算的次数大大减少。在数字系统中采用拙取滤波器的最大优点是增加了每次滤波的可处理时间，从而达到实现高速输入数据的目的。采样数据与滤波器系数在控制电路的作用下，分别对应相乘并与前一个乘积累加，经过多次(有多少阶就要多少次)反复的乘累加最后输出滤波结果，将相同系数归类，16阶滤波器公式： 乘法器的数量减少一半，但加法器的数量增多了，但相对乘法运算来说，加法运算所占用的资源少的多，运算的速度也快得多。3 滤波器系数的求取 使用Matlab集成的滤波器设计工具FDAtool，可以完

4、成多种滤波器的数值设计、分析与评估，设计16阶低通滤波器参数如下： 采样频率：Fs为50MHz，滤波器归一化截止频率：Fc为04MHz，输入数据位宽：8位，输出数据宽度：16位FDAtool采用汉宁窗函数(Hanning)设计16阶线性相位FIR数字滤波器，并提取其特性参数h(n)浮点数值。 MATLAB中算出的系数h(n)的值是一组浮点数，进行浮点值到定点值的转换，用16位二进制补码表示为 滤波器抽头数是16个，考虑到线性FIR滤波器的偶对称特性，只考虑8个独立滤波器抽头数，则需要一个288的表(其中指数8指的是8个滤波器抽头数，后面的8指的是输入数据的位宽)。但是Virrexe FPGA只

5、能提供4输入的杏找表，所以要对查找表的地址进行电路分割。将8位地址线分为高4位和低4位，分别作为两个248的查找表的地址输入，从而指数倍地节省了硬件资源。4 主程序及仿真 在时钟和计数器的控制下，根据查找表输出结果位权的不同，将输入数据向左移动相应的位数，低位按照位权的不同补上个数相当的“0”，然后将移位数据进行累加操作，输出最终滤波结果，这里的结果依旧是用二进制数据表示的，只是位数因为移位和累加操作增加了8位。 图五移位加法器的波形仿真图 以上便是基于分布式算法的FIR滤波器的三个主要模块的分析，为了能使该滤波器能正常工作，还需要用VHDL语言编写控制程序，使各模块连接起来，总的来说，该滤波器的实现原理图如下： 图六基于分布式算法的FIR滤波器顶层原理图在FPGA中，不论是基于乘累加的FIR滤波器，还是基于分布式算法的FIR滤波器(包括FIR滤波器的各模块)都是通过VHDL语言编程来实现的。5 结语 本文所介绍的基于FPGA、采用分布式算法实现FIR滤波器的方法，在提高系统运行速度和节省硬件资源方面具有很大的优势。基于分布式算法的FIR滤波器结构可以扩展成任意阶