第2章_89C51的硬件结构和原理.ppt

1、第2章 89C51的硬件结构和原理,2.1 89C51的主要功能与内部结构 2.2 89C51的引脚及其功能 2.3 89C51的时序和复位电路 2.4 89C51的并行接口 2.5 报警应用系统的分析,2.1 89C51的主要功能与内部结构,2.1.1 89C51单片机的功能 前面已经提到单片机是在一块芯片上集成了CPU、RAM、 ROM、定时器/计数器、I/O接口以及串行通信接口等基本功能部件的一个完整的单片微型计算机。 图2-1所示为89C51单片机功能结构框图。图2 -2所示为89C51单片机芯片内部结构图。,下一页,返回,89C51 CPU,振荡器和时 序电路OSC,64KB 总线

2、扩展控制器,数据存储器 256B RAM/SFR,216位 定时器/计数器,可编程I/O接口,程序存储器 4KB Flash ROM,可编程 全双工串行口,外中断,内中断,控制,并行口P0P3,串行通信,外部时钟源,外部事件计数输入,返回,下一页,上一页,图2-1 89C51单片机功能结构框图,2.1 89C51的主要功能与内部结构,2.1 89C51的主要功能与内部结构,89C51单片机主要功能概括如下： 1. 一个8位的CPU，可同时处理8位数据，即一个字节。 2. 片内的4KB程序存储器Flash ROM （ 8031/8032片内无ROM，8051/8052是掩膜 ROM，8751/8

3、752是EPROM），用于存放用户程序和一些程序中需要查询的数据表格。若片内存储空间不够，可扩展到片外，其片外空间最大可扩展到64KB。 3. 片内可以寻址256B的数据存储器RAM与特殊功能寄存器SFR ，其中前128B可以存放运算的中间结果或需要显示的数据等，后128B被特殊功能寄存器占用。其片外空间最大可扩展到64KB。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,4. 4 个8位并行I/O口 P0P3，共32根I/O线，每个口皆可输入和输出。 5. 两个16位的定时器/计数器，每个都可以工作在计数方式，用于对外界事件计数；也可以设置成定时方式，并根据计数或定时的结果产

4、生相应的中断信号。 6. 5 个中断源，两个中断优先级的中断控制系统 7. 1 个全双工的串行接口，用于实现单片机和单片机或与其他系统之间的通信。 8. 片内振荡器和时钟产生电路，石英晶体与微调电容需外接，常用振荡频率为6MHZ 和 12MHZ。 9. 两种节电工作方式：空闲方式和掉电方式（了解）。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,空闲方式（待机方式） 待机方式特别适合以电池为工作电源的场合，进入方法非常简单，只需使用指令将电源控制寄存器PCON的 IDL位 置1即可。单片机进入待机方式时振荡器仍然运行，而且时钟被送往中断系统、串行口和定时器/计数器，这些部件都继

5、续工作。但不向CPU提供时钟，因此在此方式下CPU是不工作的。CPU的现场（堆栈指针SP、程序计数器PC、PSW、ACC ）以及除与上述三部件有关寄存器外，都保持原有状态不变，各引脚保持进入待机方式时的状态。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,退出待机方式的方法有两种：中断和硬件复位。 待机方式下，产生任何一个中断请求信号后，在单片机响应中断的同时，PCON. 0位（即IDL位）被硬件自动清0，单片机退出待机方式进入到正常的工作状态。另一种退出待机方式的方法是硬件复位，在RST引脚引入两个机器周期的高电平即可。,下一页,返回,上一页,2.1 89C51的主要功能与内

6、部结构,2. 掉电保护方式 掉电保护方式适合使用备用电源供电的应用场合，其进入类似于待机方式的进入，只需使用指令将电源控制寄存器PCON的PD位 置1即可。进入掉电保护方式，单片机的一切工作全部停止，只有内部的RAM单元的内容被保存。 退出掉电保护方式的方法只有一个：硬件复位。复位后特殊功能寄存器的内容被初始化，但RAM的内容仍然保持不变。,下一页,返回,上一页,P0驱动器,P2驱动器,P0锁存器,P2锁存器,RAM地址寄存器,256B RAM/SFR,4KB Flash ROM,B寄存器,暂存器1,暂存器2,ACC,SP,程序地址寄存器,缓冲器,PC增1,PC,DPTR,中断、串行口和定时器

7、,PSW,P1锁存器,P1驱动器,P3锁存器,P3驱动器,定时控制,指令寄存器,指令译码器,OSC,ALU,P0.0-P0.7,P2.0-P2.7,P3.0-P3.7,P1.0-P1.7,XTAL1 XTAL2,PSEN ALE EA RET,图2 -2 89C51 单片机芯片内部结构图,2.1 89C51的主要功能与内部结构,2. 1. 2 CPU结构 89C51中最重要的是CPU部件。CPU从功能上可分为控制器和运算器两部分，下面分别介绍这两部分的组成及功能。 1. 控制器 控制器由程序计数器PC、指令寄存器IR及指令译码器ID、指令译码电路、定时控制与条件逻辑转移电路、数据地址指针DPT

8、R等组成。其功能是对来自程序存储器中的指令进行译码，通过定时控制电路，在规定的时刻发出各种操作所需的内部和外部的控制信号，使各部分协调工作，完成指令所规定的功能。控制器各功能部件简述如下。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,（1）程序计数器 PC (Program Counter) PC是一个16位的地址寄存器，用于存放和指示下一条要执行的指令地址，并具有自动加1的功能，因此也称为地址指针。当CPU要取指令时，将PC的内容送到地址总线上，从而指向程序存储器中存放当前指令的单元地址，以便从存储器中取出指令加以分析、执行，同时PC内容自动加1，指向下一条指令，以保证程序

9、按顺序执行。也可以通过控制转移指令改变PC值，实现程序的转移。PC不可访问，在物理结构上是独立的，因此不属于特殊功能寄存器。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,（2）指令寄存器IR（Instruction Register）及指令译码器ID（Instruction Decoder ） 指令寄存器是一个8位寄存器，用于暂存待执行的指令，等待译码。指令译码器是对指令寄存器中的指令进行译码，将指令转变为执行此指令所需要的电信号，再经定时控制电路产生执行该指令所需要的各种控制信号，从而给单片机的片内或片外发出操作信号，由各个部件执行指令的相关操作。在89C51单片机中这部分

10、电路对用户是透明的。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,（3）数据地址指针DPTR 数据地址指针DPTR是一个16位的专用地址指针寄存器，它由DPH和DPL这两个8位的特殊功能寄存器组成。DPH是DPTR的高8位，DPL是DPTR的低8位，其组成如下: DPTR用于存放16位地址，可对外部数据存储器64KB 范围内寻址。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,2. 运算器 运算器由算术逻辑部件ALU、累加器ACC、寄存器B、暂存器TMP1和TMP2、程序状态字PSW、堆栈指针SP等组成，另外为提高数据处理和位操作功能，还增加了一些专用寄存器。

11、运算器各功能部件简述如下。 （1）算术逻辑运算部件ALU 算术逻辑运算部件ALU在定时控制逻辑电路发出的内部控制信号的控制下，可以进行如下的算术/逻辑操作：,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,（1）带进位和不带进位的加法。 （2）带借位的减法。 （3）8位无符号数的乘法和除法。 （4）逻辑与、或、异或操作。 （5）加1、减1操作。 （6）按位求反操作。 （7）循环左、右移位操作。 （8）半字节交换。 （9）二一十进制调整。 （10）比较和条件转移的判断操作。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,（2）累加器ACC 累加器ACC是一个8位寄存

12、器，它通过暂存器和ALU相连，它是CPU中工作最繁忙、最常用的专用寄存器，许多指令的操作数取自于ACC，许多运算结果也存放在ACC中。在指令系统中，累加器ACC的助记符也记作A。ACC与ALU的区别是，累加器不是单片机中进行算术运算的部件。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,（3）程序状态字PSW 程序状态字寄存器也是一个8位寄存器，相当于微处理器的标志寄存器，用于存放指令执行结果的一些特征，供程序查询和判别之用。其格式如下:,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,其中每一位的具体含义如下: （1）CY: 进位标志。在进行加、减法运算时，如果

13、执行结果最高位D7有进、借位，CY置1，否则CY清0。在进行位操作时，CY又是位操作累加器，指令助记符用C表示。 （2）AC: 辅助进位。在进行加、减法运算时，如果低半字节D3向高半字节有进、借位，AC置1，否则AC清0。 （3）F0: 用户标志。由用户根据需要对其置1或清0，可作为用户自行定义的一个状态标志。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,（4）RS1和RS0: 工作寄存器组选择位。由用户程序改变RS1和RS0组合中的内容，以选择片内RAM中的4个工作寄存器组之一作为当前的工作寄存器组。当前工作寄存器组的选择，如 表2-1 所示。 单片机在复位后，RS1和RS

14、0都为0, CPU自然选择工作寄存器组0作为当前工作寄存器组。根据需要，用户可以利用传送指令或位操作指令来改变RS1 和 RS0的内容，选择其他的工作寄存器组，这种设置对程序中保护现场提供了方便。,下一页,返回,上一页,2.1 89C51的主要功能与内部结构,返回,表2-1 当前工作寄存器组的选择,（5）OV：溢出标志。运算结果按补码运算理解。在进行有符号位加减运算时，当运算结果超出-128+127范围时，将产生溢出，OV置1，表明运算结果错误。否则无溢出，OV清0 ，表明运算结果正确。OV结果为最高位进位与次高位进位的异或（两者相异时，结果为1，两者相同时，结果为0）。,下一页,上一页,2.

15、1 89C51的主要功能与内部结构,（6）Fl：用户标志。作用同F0，但要用位地址D1H或符号PSW. 1来表示这一位。 （7）P:奇偶标志。该标志位始终跟踪累加器A中1的数目的奇偶性。如果A中1的数目为奇数，则P置1，否则P清0。无论执行什么指令，只要A中1的数目改变，P就随之而变。 例1：78H+97H，写出计算结果后CY、AC、P和OV的值 练习1：57H+3AH，写出计算结果后CY、AC、P和OV的值,下一页,返回,上一页,2.2 89C51的引脚及其功能,89C51 的引脚有双列直插封装DIP和方型封装PLCC两种封装方式。 89C51是高性能单片机，因为受到集成电路芯片引脚数目的限

16、制，所以有许多引脚具有双功能。它们的功能简要说明如下：,下一页,返回,上一页,图2-3 89C51的DIP类型引脚图,P3口线的第二功能,VCC,VSS,XTAL2XTAL1,RST,P0.0P0.1P0.2 P0.3 P0.4 P0.5 P0.6 P0.7,P1.0P1.1P1.2 P1.3 P1.4 P1.5 P1.6 P1.7,P2.7 P2.6 P2.5 P2.4 P2.3 P2.2 P2.1 P2.0,ALE,P3.0P3.1P3.2 P3.3 P3.4 P3.5 P3.6 P3.7,2、振荡电路：XTAL1、XTAL2,3、复位引脚：RST,4、并行口：P0、P1、P2、P3,7、

17、ALE：地址锁存允许信号,1、电源线：VCC(+5V)、VSS(地),图2-4 89C51的PLCC类型引脚图,2.2 89C51的引脚及其功能,1. 主电源引脚 （1）Vcc：芯片电源端。工作电源为+5V。 （2）Vss：接地端。 2. 时钟振荡电路引脚 XTAL1和XTAL2两个引脚用来外接石英晶体振荡器，石英晶体振荡器产生的振荡信号送至内部时钟电路产生时钟脉冲信号。,下一页,返回,上一页,2.2 89C51的引脚及其功能,3. 控制信号引脚 （1） ：ALE为地址锁存允许信号。在访问外部存储器时，ALE用来把扩展地址低8位锁存到外部锁存器。在不访问外部存储器时，ALE引脚以不变的频率（时

18、钟振荡频率的1/6）周期性地发出正脉冲信号，因而它又可用作对外输出的时钟信号或定时。但要注意，在遇到访问外部数据存储器时，会丢失一个ALE脉冲，此时不宜作为时钟信号。ALE能驱动8个LS TTL负载。此引脚的第二功能 是在对片内ROM编程期间，作为编程脉冲的输入端。,下一页,返回,上一页,2.2 89C51的引脚及其功能,（2）RST/VPD：RST为复位信号输入端。当RST引脚持续接入两个机器周期即24个时钟周期以上的高电平时，使单片机完成复位操作。此引脚的第二功能是接入备用电源。当主电源Vcc一旦发生断电（称掉电或失电），降到一定低电压值时，可由VPD向内部RAM提供电源，以保护片内RAM

19、中的信息不丢失，使上电后能继续正常运行。 （3） ：外部程序存储器ROM的读选通信号。当从外部程序存储器读取指令或数据期间， 产生负脉冲作为外部ROM的选通信号。而在访问外部数据RAM或片内ROM时，不会产生有效的 信号。 可驱动8个LS TTL负载。,下一页,返回,上一页,2.2 89C51的引脚及其功能,（4） ： 是访问外部程序存储器控制信号。当 为高电平时，若访问的地址空间在04KB (0000H0FFFH)范围内，CPU访问片内程序存储器;若访问的地址超出4KB时，CPU将自动执行外部程序存储器的程序，即访问片外程序存储器；当 为低电平时，只能访问片外程序存储器。此引脚的第二功能是在

20、Flash ROM编程期间，接编程电压 Vpp。,下一页,返回,上一页,2.2 89C51的引脚及其功能,4. 输入/输出引脚：P0P3 （1）P0口（P0. 0P0. 7）是一个8位漏极开路的准双向I/O口。第二功能是在访问外部存储器时，它分时作为低8位地址线和8位双向数据线，即按照时序，先提供8位的地址信息，再提供8位的数据信息。当P0口作为普通输入口使用时，应先向口锁存器写“1”。 （2）P1口（P1. 0P1. 7）是一个内部带有上拉电阻的8位准双向I/O口。当P1口作为普通输入口使用时，应先向口锁存器写“1” 。,下一页,返回,上一页,2.2 89C51的引脚及其功能,（3）P2口（

21、P2. 0P2. 7）也是一个内部带上拉电阻的8位准双向I/O口。第二功能是在访问外部存储器时，作为高8位地址线。 （4）P3口（P3. 0P3. 7）也是一个内部带上拉电阻的8位准双向I/0口。P3口除了作为一般准双向口使用外，每个引脚还有其第二功能，如 表2 -2 所列。,返回,上一页,下一页,2.2 89C51的引脚及其功能,返回,表2-2 P3口各位的第二功能,下一页,上一页,微型计算机中的总线通常分为： （1）地址总线（AB）：地址总线宽度为16位，由P0口经地址锁存器提供低8位地址（A0A7）；P2口直接提供高8位地址（A8A15）。地址信号是由CPU发出的，故地址总线是单方向的。

22、 （2）数据总线（DB）：数据总线宽度为8位，用于传送数据和指令，由P0口提供。 （3）控制总线（CB）：控制总线随时掌握各种部件的状态，并根据需要向有关部件发出命令。,2.2 89C51的引脚及其功能,返回,下一页,上一页,2.2 89C51的引脚及其功能,图2-5 89C51片外总线结构示意图,2.3 89C51的时序和复位电路,2. 3. 1 时钟电路 单片机执行指令是在时钟脉冲控制下进行的，因此时钟信号是单片机的基本工作条件。时钟电路不正常也会引起CPU工作不正常。时钟可以由两种方式产生，分别为内部时钟方式和外部时钟方式。 在使用内部时钟时， 89C51片内有一个高增益反相放大器，其输

23、入端(XTAL1)和输出端(XTAL2)用于外接石英晶体振荡器和微调电容，构成振荡器，如图2-6(a)所示。电容C1和C2对频率有微调作用，电容容量的选择范围为5PF30PF。,下一页,返回,上一页,2.3 89C51的时序和复位电路,在设计印刷电路时，晶振和电容应尽量安装在单片机附近，以减少寄生电容。为提高温度稳定性，应采用NPO电容。振荡频率的选择范围为1. 2MHz12MHz。 在使用外部时钟时，89C51的XTAL2用来输入外时钟信号，而XTAL1则接地，如图2-6(b)所示；对于CHMOS型89C51单片机，外部时钟信号必须从XTAL1输入，而XTAL2悬空，如图2-6(c)所示。,

24、下一页,返回,上一页,2.3 89C51的时序和复位电路,返回,图2-6 89C51时钟电路,上一页,下一页,2.3 89C51的时序和复位电路,2. 3. 2 CPU时序 1. 振荡周期、时钟周期、机器周期、指令周期 为了便于分析CPU的时序，下面介绍几种周期信号。 （1）振荡周期。振荡周期是指为单片机提供时钟信号的振荡源的周期，是最小的时序单位。 （2）时钟周期。时钟周期又称为状态周期或 S（State）周期，是振荡周期的两倍，它分成P1节拍和P2节拍，P1节拍通常完成算术逻辑操作，而内部寄存器间传送通常在P2节拍完成。,下一页,返回,上一页,2.3 89C51的时序和复位电路,（3）机器

25、周期。若把一条指令的执行过程划分为几个基本操作，则完成一个基本操作所需的时间称为机器周期。一个机器周期由6个状态周期（12个振荡周期）组成，分为6个状态： S1S6。每个状态又分为2个节拍：P1和P2。因此，一个机器周期中的12个振荡周期表示为S1 P1、 S1 P2、S6 P1、S6 P2。 （4）指令周期。指令周期指执行一条指令所占用的全部时间，通常由14个机器周期组成。,下一页,返回,上一页,2.3 89C51的时序和复位电路,返回,图2-7 各种周期之间的关系图,下一页,上一页,2.3 89C51的时序和复位电路,若外接晶振为6MHz： 振荡周期=1 /6s 时钟周期=1/3 s 机器

26、周期=2 s 指令周期=28 s 若外接晶振为12MHz： 振荡周期=1/12 s 时钟周期=1 /6 s 机器周期=1 s 指令周期=14 s,下一页,返回,上一页,2.3 89C51的时序和复位电路,2. CPU时序 在89C51指令系统中，根据所执行操作的复杂程度，可分为单字节指令、双字节指令和三字节指令，这里的字节数就是该指令在程序存储器中占了几个字节单元。从执行的时间看，每条指令的执行时间分别占用1个、2个或4个机器周期。单字节指令和双字节指令都可能是单周期和双周期，而三字节指令都是双周期，只有乘除法指令（单字节）占用四个机器周期。,下一页,返回,上一页,2.3 89C51的时序和复

27、位电路,每一条指令的执行都可以包括取指令和执行指令两个阶段。在取指阶段，CPU从程序存储器ROM中取出指令操作码及操作数，然后才是执行这条指令的逻辑功能。对于绝大部分指令，在整个指令执行过程中，ALE是周期性的信号。在每个机器周期中，ALE信号出现两次：第一次在S1P2和S2P1期间，第二次在S4P2和S5P1期间。ALE信号的有效宽度为1个S状态。每出现一次ALE信号，CPU就进行一次取指操作。 图2-8 列举了几种典型指令的取指和执行时序。,下一页,返回,上一页,图2-8 89C51的取指和执行时序,返回,2.3 89C51的时序和复位电路,（1）单周期指令 对于单周期指令，从S1P2开始

28、把指令操作码读到指令寄存器。如果是双字节指令，则在同一个机器周期的S4P2读入第二字节。对单字节指令，在S4P2仍有一次读指令码的操作，但读入的内容（它应是下一个指令码）被忽略（不作处理），并且程序计数器PC不加1，这种无效的读取称为假读。在下一个机器周期的S1P2才真正读取此指令码。图2-8(a) 和图2-8(b) 给出了这两种指令的时序。它们都能在S6P2结束时完成。,下一页,返回,上一页,2.3 89C51的时序和复位电路,（2）双周期指令 对于单字节双周期指令，2个机器周期内进行4次读取操作码操作，但后3次都是假读。如图2-8(c) 所示。 访问外部RAM的指令（MOVX），也是单字节

29、双周期指令。在第一机器周期S5开始送出外部RAM地址后，进行读/写RAM操作，直到第二机器周期S3结束，在此期间无ALE信号。在第二机器周期期间，由于片外RAM已被寻址和选通，所以第二周期不产生取指操作。如图2-8(d) 所示。这种情况下，ALE信号不是周期性的。,下一页,返回,上一页,2.3 89C51的时序和复位电路,2. 3. 3 复位电路 在89C51的引脚定义及功能一节中讲到：RST为复位信号输入端，当RST引脚持续两个机器周期（24个时钟周期）以上的高电平时，使单片机完成复位操作。复位后，片内各寄存器的状态，如表2-3 所列。,下一页,返回,上一页,2.3 89C51的时序和复位电

30、路,返回,表2-3 复位后内部各寄存器的状态,下一页,上一页,归纳复位后单片机的状态： （1）P0P3口输出高电平，因而都处于输入状态。 （2）(PC)=0000H，复位后单片机从起始地址0000H开始重新执行程序。 （3）堆栈指针SP值为07H，即堆栈从RAM的08H单元开始。 （4）其余专用寄存器均为00H，但中断(IP和IE)与串行缓冲(SBUF)和电源控制(PCON)寄存器的部分单元状态不确定。,2.3 89C51的时序和复位电路,2.3 89C51的时序和复位电路,1. 复位电路 89C51系统刚通电（上电）后，必须复位。由于复位后，PC = 0000H，指向了程序存储器0000H地

31、址单元，使CPU从首地址0000 H单元开始执行程序。复位不影响内部RAM中的数据。此外，在系统工作异常等特殊情况下，也可以人工使系统复位。复位是由外部复位电路来实现的，按功能可以分为上电自动复位和按键手动复位两种方式。复位电路如图2-9 所示。,下一页,返回,上一页,2.3 89C51的时序和复位电路,在图2-9(a)中，当振荡频率 = 12MHz时，典型值C = 10F, R =8. 2 ；当振荡频率 =6MHz时，典型值C =20 F, R = 1 。在图2-9(b)中，当振荡频率 =6MHz时，典型值C =20F, R11 , R2 =0.2 。,下一页,返回,上一页,图2-9 复位电

32、路,2.3 89C51的时序和复位电路,2. 系统复位 在实际的单片机应用系统设计中，若有外部扩展的I/O接口电路，与CPU一样需要复位。这时就需要一个系统的同步复位信号。系统复位的方式有多种，可以采用如图2 -10所示的两种较为简单易行的系统复位方式。图2 -10(a) 是采用施密特触发器整形后加在单片机复位端的复位电路；图2-10(b) 是采用分离器件的复位电路，此电路需要分别调整R和C的参数保证CPU与外部电路的同步复位。,下一页,返回,上一页,2.3 89C51的时序和复位电路,返回,图2-10 系统复位电路,下一页,上一页,2.4 89C51的并行接口,89C51有4个8位并行的输入

33、/输出接口（也可称为I/O端口或I/O口）P0、Pl、P2、P3，共32根I/O线，其每个接口的每一位都有着相似的结构，包括输出锁存器、输入缓冲器和输出驱动器。 89C51单片机4个I/O口线路设计得非常巧妙，学习I/O口的逻辑电路，不但有利于正确合理地使用端口，而且对设计单片机外围逻辑电路也有很大的帮助。,下一页,返回,上一页,2.4 89C51的并行接口,返回,图2-11 P0口某位结构,下一页,上一页,2.4 89C51的并行接口,返回,图2-12 P1口某位结构,下一页,上一页,2.4 89C51的并行接口,返回,图2-13 P2口某位结构,下一页,上一页,2.4 89C51的并行接口

34、,返回,图2-14 P3口某位结构,下一页,上一页,2.4 89C51的并行接口,总结：并行I/O接口的应用要求 由于89C51单片机并行I/O接口POP3在结构上的不同，因此在使用时应注意它们的应用要求。 （1）P0口的每一位输出可驱动8个LSTTL负载，即输出电流不小于800A，P1P3口的每一位输出可以驱动4个LSTTL负载。,下一页,返回,上一页,2.4 89C51的并行接口,（2）P0口既可作通用I/O口使用，也可作为地址/数据总线使用。当把它作为通用I/O口使用时，由于输出级是开漏电路，所以需要外接上拉电阻才能保证有高电平输出。当作为地址/数据总线使用时，无需外接上拉电阻，但此时不

35、能再作为通用I/O口使用。 P1P3口可作通用I/O口使用。在作为输入口使用时，它们的输入端都可以被集电极开路或漏极开路电路所驱动，而无需再外接上拉电阻。,下一页,返回,上一页,2.4 89C51的并行接口,（3）P0P3口都是准双向I/O口，在作为输入口使用时，必须先向相应端口的锁存器写入“1，使下拉场效应管截止，以保证数据输入的正确性。 最后还要强调的是： （1）P0口：在扩展外部程序存储器和数据存储器的情况下，P0口不能作I/0口使用。此时P0口要作为低8位地址总线和8位数据总线使用，它先作为地址总线对外传送8位地址信息，然后再作为数据总线对外交换数据。,下一页,返回,上一页,2.4 89C51的并行接口,（2）P1口：只有I/O口功能，在任何情况下，P1口都可作为I/O口使用。 （3）P2口：在扩展外部存储器时，要作为高8位地址总线使用。 （4）P3口：它的每个引脚都有不同的第二功能，当其某引脚按第二功能使用时，P3口就不能再作为8位I/O口