大规模集成电路课件

大规模集成电路从应用角度LSI分为:通用型(存储器)专用型(可编逻辑器件(PLD)。从工艺角度LSI分为:TTL和MOS两类。后一类更有其特点，得到广泛应用。存储器按工作方式分为:

顺序存取存储器（SAM）随机存取存储器（RAM）只读存储器（ROM）三种。

6.1顺序存取存储器（SAM） SAM--SequentialAccessMemory.

大规模集成存储器的存储单元采用动态MOS存储单元。6.1.1动态MOS寄存器利用MOS管的栅极电容暂存信息。1.动态MOS存储单元CP=0，T1截止，C经T2的栅源极电阻放电。

由于放电时间很长，这就是MOS管栅极电容的电荷存储效应。工作原理CP=1，T1导通，A对C充电，Y=A。

利用栅极电容存储信息的MOS电路，统称动态MOS电路。CgVDDT3T2图6.1.1动态CMOS触发器VoA=1YCPRg充电放电T1T2的寄存电容T2的栅源极电阻传输门需定期给栅极电容充电或放电（刷新），以免信号丢失。Y=A—叫动态MOS反相器存储器——用以存储二进制信息(0、1)的器件。2.动态CMOS移位寄存器工作原理：CP1tCP2t00CP1与CP2互不交叠，因此，TG1与TG2不同时导通。当CP1=1，CP2=0，TG1

导通，输入信号以反码存入主触发器。TG2截止，从触发器保持。YO1=A当CP1=0，CP2=1，TG2

导通，主触发器的信号又以反码的形式存入从触发器。YO2=YO1=A主从YO1YO2

6.1.2SAM的结构及工作原理1FIFO（先进先出型）型SAM≥1&&1DIn移位寄存器Qn-1Q1Q2Qn…O输入控制门6.1.4n×1位FIFO型SAM/WRCPIG3G1G2G4ID=1I—数据输入端—读写控制端/WRO—数据输出端CP—内部分为CP1、CP2。1即取出一位数据移位到第n位输出。即数据I经G3、G4逐位存入。0

串入串出完成一次操作时间T=nTC（TC脉冲周期）。CP的一个脉冲周期写入或读出的位数构成一个字。若把m个n×1位组合在一起就构成n字m位的SAM。R/W、CP并联。信息从I1、I2…Im并行输入。从O1、O2…Om并行输出。并行输入并行输出6.1.5n字×m位FIFO型SAM/WRCP...DIn位移位寄存器QnQn-1Q1Q2…I(1)控制门Q1DIn位移位寄存器QnQn-1Q1Q2…I(2)控制门Q2DIn位移位寄存器QnQn-1Q1Q2…I(m)控制门Qm2FILO

（先进后出）型SAMDIn位双向移位寄存器QnQn-1Q1Q2…I/O输入输出控制门6.1.6n字×1位FILO型SAM/WRCPG2G1ΔΔ1I/OSL/SR左移右移WR,1/=读。1000G1导通，G2禁止，G1工作，SL/SR=1，寄存器左移，在CP作用下数据逐位左移，依次通过G1经I/O端串行输出。写。WR,0/=110G1禁止，G2工作，SL/SR=0，寄存器右移，在CP作用下，I/O端串行输入的数据逐位右移存入寄存器。由于最先存入的数据最后取出，故叫先进后出型SAM。n字×m位FILO型SAM（能存取n个m位信息）每个寄存器中的数据仍然是串行输入，串行输出。m位的每个字则是并行输入，并行输出。6.1.7n字×m位FILO型SAM/WRCP...DIn位双向移位寄存器QnQn-1Q1Q2…I/OSL/SRDIn位双向移位寄存器QnQn-1Q1Q2…I/OSL/SRDIn位双向移位寄存器QnQn-1Q1Q2…I/OSL/SRSL/SR(1)(2)(m)并行I/O控制电路I/O控制电路I/O控制电路

6.2随机存取存储器

(RAM--RandomAccessMemory)由地址译码器、存储矩阵、读写控制电路、片选控制器、输出缓冲器组成。结构图见图6.2.1。存储器的容量存储矩阵中所含存储单元的个数。例如某存储矩阵有32行、32列，则存储器的容量为32

32=1024个单元，叫做1K。地址译码器存储矩阵读写控制器输出输入地址输入CSR/W6.2.1RAM的基本框图1.RAM的组成2.RAM的读写控制电路当片选线CS=1时，G3、G4、G5输出高阻，存储器与I/O隔开。芯片不工作。100图6.2.2读写控制电路DG3I/O▽▽▽DCS&&G1G2G4G5R/W当片选线CS=0时，芯片被选中。0010R/W

若=0，G1=1、G2=0，G3、

G4工作，G5

禁止；输入数据写入输存储单元。R/W

若=1，G1=0、G2=1，G5工作，G3

、

G4禁止；存储单元的数据读至输入输出端（I/O）。110图中，1024个字（或存储单元）可排列成32×32的矩阵。为了存取方便，给它们编上号。32行编号为X0、X1、…、X31，32列编号为Y0、Y1、…、Y31。这样每一个存储单元都有了一个固定的编号，称为地址。

000001111313113131310131行译码器...........位线位线位线位线位线位线XXXYYY01310131地址输入DD数据线....2AA3A01A4AR/W读写控制字线.（1）存储矩阵3.RAM的结构单地址结构,双地址结构

存储器以字为单位组织内部结构，1个字含有若干个存储单元。1个字中的位数叫字长。000001111313113131310131列译码器行译码器...........位线位线位线位线位线位线XXXYYY01310131AAAAA地址输入56789DD数据线.2AA3A01A4A.（2）地址译码器——将寄存器地址对应的二进制数译成有效的行选信号和列选信号，从而选中该存储单元。采用双译码结构。

行地址译码器：5输入32输出，输入为A0、A1、…、A4，输出为X0、X1、…、X31；

列地址译码器：5输入32输出，输入为A5、A6、…、A9，输出为Y0、Y1、…、Y31，这样共有10条地址线。例如，输入地址码A9A8A7A6A5A4A3A2A1A0=0000000001，则行选线

X1＝1、列选线Y0＝1，选中第X1行第Y0列的那个存储单元。1)单地址结构

（3）RAM的结构单地址结构,双地址结构

N字K位单地址RAM:NK(2n

K)个单元，可以存放N个K位信息字.图6.2.3N字×K位地址结构RAM0,01,0I/ON-1,00,01,0I/ON-1,1……………0,K-11,K-1I/ON-1,K-1…BBB位线地址译码器位线BBB字线01N-1…DI0DO0DI1DO1DIK-1DOK-1R/W读写控制A1A2An-1…地址输入DI0、DI1….DIK-1—写入DO0、DO1….DOK-1—读出

2)双地址结构

N1(2n

1)个单元图6.2.3N字×K位地址结构RAM0,01,0N-1,00,01,0N-1,1……………0,K-11,K-1N-1,K-1…地址译码器（行译码器）字线X0X1XN-1…I/OR/W读写控制A1A2Ai…地址输入XDI/DOAi+1Ai+2…An-1Y地址译码器（列译码器）位线Y0Y1Yn-1

每次只对

1个单元进行读写操作，因此只有一个输入/输出端。3.RAM的存储单元011001图6.2.66管CMOS静态存储单元XYDDBB位线位线数据线数据线VGGVDDT1T2T3T4T5T6T8T7基本RS触发器传输门传输门行字线QQ传输门传输门0011（1）静态存储单元（SRAM）——以静态触发器存储信息的单元。工作原理图6.2.6为6管静态NMOS存储单元T1~T4管构成基本RS触发器，用来存储1位二值数据。T5、T6管为控制门，由行选线X控制。6管SRAMT7、T8管为1列存储单元公用控制门。电路的组成0101CB图6.2.94管CMOS动态存储单元YDDBB位线位线数据线数据线VDDT1T2T6T3T4T8T7XQ传输门传输门Q预充脉冲VRT5C1C2CB（2）动态存储单元（DRAM）——利用MOS管的栅源极电容存储信息的单元。电路的组成及工作原理T3、T4管既作负载管，又作传输门。T1、T2管构成基本RS触发器，用来存储1位二值数据。1010CB、CB为位线分布电容。T5、T6组成预充电电路，并为一列公用。在VR作用下，定期为B、B充电到VDD。11Q=1，C2充电到T2开启电压，T2导通；C1被放电，T1截止。Q=1，，完成写入。写入：X=1，Y=1，D=1，D=0C1、C2存储信息。

相反，C1充电，C2充电，T1导通、T2截止。Q=0，完成写入。，1Q=，1Q=读出：1.预冲电；B=B=1。2.X=1，T3、T4导通，CB放电为0；CB仍为1。若Y=1，T7、T8导通，数据从D，D端输出。

4RAM2114

容量=210字4位=10244=4096个单元5、RAM芯片简介(6116)6116为静态CMOSRAM(与TTL兼容）100CS片选×0×OE输出使能×10WE读/写控制×稳定稳定A0～

A10地址码输入高阻态输出输入D0～

D7输出工作模式低功耗维持读写6116的功能表A0～A10是地址码输入端，D0～D7是数据输出端（I/O），CS是选片端，OE是输出使能端，WE是读写控制端。容量=211字8位=2048（2K）8=16384个单元5v静态RAM6116引脚排列图

6.2.3RAM的扩展

一片RAM的存储容量是一定的,当一片RAM不能满足存储量需要时,就得将若干片组合起来,扩展成满足存储量要求的存储器。RAM的扩展分为字扩展和位扩展两种。1.位扩展例10241位RAM构成10244位RAM.

——由N字1位RAM构成N字K位，叫位扩展。

所需片数=总容量/每片容量=4图6.2.11位扩展RAM2314CSR/W各片并联各片并联A0~A9DI/DODI/DODI/DODI/DO3位2位1位0位并联D0~D9A0~A9A0~A9A0~A9A0~A9D0~D9D0~D9D0~D9用8片1024（1K）×1位RAM构成的1024×8位RAM系统。2.字扩展

例10241位RAM构成10244字1位RAM.所需片数=4地址扩展---加片选译码器

1）输出端数N=42）输入端数n=2(2n=N)N=4例：用8片1K×8位RAM构成的8K×8位RAM。各片并联各片并联各片并联各片并联所需片数=8I/O位线并联的片数=4片选译码器输入数=2;输出=4总地址输入=12总容量=2122=40962位

3.字位扩展

例用10241位RAM构成40962位RAM.所需片数=8I/O位线并联的片数=4片选译码器输入数=2;输出=4总地址输入=12总容量=2122=40962位

低位地址线1、3、5、7片并联DI/DODI/DO1位0位2314R/W并联D0~D9A0~A9A0~A9A0~A9A0~A9D0~D9D0~D9D0~D9567A0~A9A0~A9D0~D9D0~D98A0~A9A0~A9D0~D9D0~D9片选译码器A11A10A0~A9CSCSCSCS2、4、6、8片并联图6.2.13字位扩展RAM

特点：只能随机读，不能随机写。切断电源，数据不会丢失。6.3只读存储器(ROM)分类：

按事先写入数据的方式分：固定ROM、可编程ROM、可改写ROM。按存储矩阵采用元件的不同分：

二极管、三极管、和MOS管。

可编程ROM——存储内容由用户自行写入，且只能写入一次的，叫~。固定ROM——出厂时存储内容已固定。可改写ROM

6.3.1固定ROM存储矩阵的简化表示--码点表示。字与位为或关系如D0=W0+W1+W2RW1W2W3W0D0D1D2D3ENRRR存储矩阵输出电路地址译码器AB4×4二极管固定ROMY3Y0Y1Y2≥1D0≥1D1≥1D2≥1D3W0W1W2W3存储矩阵简化图0101010101110101表6.3.1ROM真值表W311W201W110W000D0D1D2D3WBA存储矩阵可由二极管、三极管或场效应管组成，见图6.3.2和6.3.3

W1W2W3W0代RD0D1D2D3字与位为或非关系EN如D0=W0+W1+W2W1W2W3W0RRRD0D1D2D3VCCRRW1W2W3W0D0D1D2D3字与位为或关系EN如D0=W0+W1+W2RRR存储矩阵输出电路

6.3.2可编程ROM1.可编程

ROM(PROM)

存储单元由三极管和熔丝组成。如图6.3.5。

出厂时所有单元的熔丝都是通的,存储内容为全“1”

。使用前,用户根据自己的程序进行一次编程处理。——只能改写一次的ROM，叫~（PROM）。VCCWiDiWiDiD2D1WiDi图6.3.5熔断丝PROM图6.3.6肖特基二极管PROM简化符号图6.3.6为肖特基二极管反向串联组成的单元。

出厂时字线和位线是断开的，存储矩阵为全“0”

。使用时,只要给这些单元加上足够大的反向电压，使D2反响击穿，造成永久性短路即可。

2.可改写

ROM(EPROM)

在d、g极间加反向电压（-20~-30V），漏与栅间PN结反向击穿，耗尽层中的电子，穿过绝缘层，积聚在浮栅上。WiDi图6.3.8EPROM迭层栅存储单元gSd浮置栅存储单元为迭层栅MOS管,它有两个栅极。——可多次改写的ROM，叫~。（EPROM）

若要擦去所写入的信号,可用EPROM擦洗器产生的强紫外线,对EPROM照射20分钟,可使全部存储单元恢复“1”,以便重新写入。

当d、g极间加反向电压撤消后，浮栅上的电荷由于没有放电回路，可长期保留。

由于浮栅上带负电，在漏源间感应正电荷，形成导电沟道，MOS管导通。-常用的EPROM2716（2K8位）、2732（4K8位）、2764（8K8位）等都采用迭层栅MOS管存储单元结构。+PN型衬底源极S漏极d栅极gbP浮栅------+--------------

例用PROM实现下表所示的逻辑函数

解：把表在中

A、B、C定为地址输入变量，函数F1、F2、F3、F4定为输出变量，则该PROM的容量为8×4。函数真值表输入存储字输出ABCWF1F2F3F4000W01011001W10010010W20101011W31100100W40110101W51000110W61110111W70001111&W0&W1&W2&W3&W4&W5&W6&W7≥1F1≥1F2≥1F3≥1F4ABC用PROM实现组合逻辑函数

6.4可编程逻辑器件可编程逻辑器件（PLD）是80年代发展起来的新型器件，是一种由用户编程以完成某种逻辑功能的器件。可编程逻辑器件的优点

1.简化设计

利用PLD的“与-或”两级结构来实现任何逻辑功能,比用SSI/MSI器件所需逻辑级数少,不仅简化了系统设计,而且减少了级延迟时间,提高了系统速度.。

2.高性能

3.可靠性高

4.成本下降可编逻辑器件的基本结构1ACBABC001110PLD结构中的逻辑约定&ABCD&ABC输入项传统表示法PLD表示法与门表示方法

互补输入

输入（原）变量...

与项

输入缓求冲反

与阵列

或阵列

输出结构

输出变量...

或项PLD结构框图DABCDABC×PLD表示法

左图示出了PLD的三种连接方式，实点表示硬线连接，也就是固定连接；“”表示可编程连接；在交叉点处若无实点或“”，则表示无任何连接。

硬连接断开连接PLD的连接方式可编程连接（可编程“接通”）AAA输入缓冲器输出缓冲器或门表示方法D≥1ABCDABC

6.4.1可编逻辑阵列PLA（ProgrammableLogicArray）

基本结构类似与ROM“与”阵列可编程“与”阵列产生函数所需要的乘积项。“或”阵列可编程

乘积求和。在PLA的输出端产生的逻辑函数是简化的“与或”表达式。PLA规格表示方法：输入变量数乘积项数输出端数如右图可表示为3×6×3例6.3用PLA构成全加器。解：由全加器的真值表（表3.5.3），化简后得：AAA&&&&&&&≥1S≥1CBC1、用PLA实现组合逻辑电路如果外接触发器，或选择带触发器的PLA。可实现时序逻辑电路。解：采用代码000~100，由计数器的设计得5进制计数器的状态方程为：2、用PLA实现时序逻辑电路例6.3用PLA与D触发器构成同步5进制计数器。驱动方程为：Q2&&&&≥1CP≥1≥1DQF2DQF1DQF0Q2Q1Q0Q2Q1Q1Q0Q0D2D1D06.4.2PAL(ProgrammableArrayLogic)

基本结构类似与ROM“与”阵列可编程“与”阵列产生函数所需要的乘积项。“或”阵列不能编程乘积求和。在PLA的输出端产生的逻辑函数是简化的“与或”表达式。PAL器件的结构已由制造厂固定，可以分为下列五种类型：

1.专用输出结构输出加反相器2.异步I/O输出结构三态门输出有反馈输出或非门（或阵列）有8个乘积项。图中无×符号。当三态门使能端无效时，I/O端可作为输入端，经缓冲器作用到与阵列。当三态门使能端有效时，I/O端可作为输出端，并经缓冲器作用到与阵列。而三态门的使能端受乘积项的控制，故可进行编程。3.三个都是寄存器输出结构常用于实现时序逻辑电路。

4.

5.异或门图3中或门输出作用到D触发器，Q端经三态门输出，Q端反馈到阵列。图4中乘积项分为