存储系统及扩展课件

存储系统及扩展6.5CPU与存储器的连接问题引入：实验箱6.5CPU与存储器的连接问题引入：用户应用板1用户应用板26.5CPU与存储器的连接6.5.1连接存储器的基本问题

1.把握要领---紧扣三总线CPU与存储器连接示意

AB地址总线与容量对应；均经锁存器与M全部对应相连接。

DB数据总线根据4、8位不同，分别与高8位或低8位对应连接。

CB控制总线一般考虑CS、WE、RD、M/IO及相应的控制逻辑。6.5.1连接存储器的基本问题

2.综合考虑的因素1）CPU总线的带负载能力

可加驱动器或缓冲器2）速度匹配与时序控制尽量选快速芯片3）数据通路匹配

存储器以字节为，16位或32位数据，放连续的几个内存单元中，称为“字节编址结构”。（奇、偶体）4）合理的内存分配分为ROM区和RAM区单元的位数与其数据线数相对应：

3.存储器的片选与地址分配

10位地址，1024单元

8位地址，256单元

1)正确连接存储器的关键点合理分配存储空间，并正确译码！

芯片的片选信号和

字选控制

当CS（或CE）=0时，芯片被选中当CS（或CE）

=

1时，芯片被封锁

芯片单元与地址线数相对应存储容量＝1024×8=8K位＝1K字节8根数据线

◆芯片选择：在芯片地址线位数的基础上扩展地址线，

3.存储器的片选与地址分配

每只芯片均有一条片选线CS(CE)，选通芯片。◆片内地址：由存储器芯片上地址线编码决定。扩展多芯片时解决2个问题：扩展线位数n与扩展芯片N的关系为

2n=N2)地址线位数扩展及地址分配CS。并由扩展线控制芯片的片选3.存储器的片选与地址分配例如扩展4片4KB字节的存储器，则第3只芯片的地址：A11A00000

0000

0000→B000H1111

1111

1111→BFFFH

12位芯片内地址★同容量存储芯片的地址线扩展

扩展的地址编码放在高位，芯片地址编码放在低位。最低最高A15A14A13A12

1011

1011

3位扩展地址

★不同容量存储芯片地址线扩展以地址线位数最多的芯片为准进行扩展，在差别位置插入无关位。3.存储器的片选与地址分配例如扩展1片4K字节和1片8K字节存储器。A14A13A12A11A08KB芯片10

0

0000

0000

0000→4000H～

10

1

1111

1111

1111→5FFFH4KB芯片01×

0000

0000

0000→2000H～

01×

1111

1111

1111→3FFFH插入无关位的第二种方法（可扩展的地址线充足时）★不同容量存储芯片地址线扩展以地址线位数最多的芯片为准进行扩展，在差别位置插入无关位。3.存储器的片选与地址分配例如扩展1片4K字节和1片8K字节存储器。

A15A14A13A12A11A08KB芯片10×0

0000

0000

0000→8000H(A000H)

10×1

1111

1111

1111→9FFFH(BFFFH)4KB芯片01××

0000

0000

0000→4000H(6000H)

01××

1111

1111

1111→4FFFH(6FFFH)6.5.2存储器的译码方法1.线选译码法▲方法：用某一扩展位直接作为片选信号。▲优点：无译码电路，线路简单，成本低。▲缺点：有地址重叠现象,浪费大量的存储空间。图6.24存储器线选译码电路图6.5.2存储器的译码方法1.线选译码法▲方法：用某一扩展位直接作为片选信号。▲优点：无译码电路，线路简单，成本低。▲缺点：有地址重叠现象,浪费大量的存储空间。图6.24存储器线选译码电路图A14A13A12在同一时刻只能有一位为0

其中：A12=0选中片1，地址空间为6000H～6FFFH；

（A15的无关）重叠区域之一为E000H～EFFFH;

A13=0选中片2，地址空间为5000H～5FFFH；

A14=0选中片3，地址空间为3000H～3FFFH。A2A1A0Yi000001010

0111001011101116.5.2存储器的译码方法74LS-138是常用的3-8译码器图6.6片选控制译码逻辑0110111011102.全译码法常用译码器有双2-4译码器、3-8译码和4-16译码器等。6.5.2存储器的译码方法2.全译码法▲方法：低位地址线作片内字选；高位扩展线全部参加译码。▲缺点：需加译码电路▲优点：无地址重叠现象，地址空间唯一性。6.25全译码法的存储器系统电路图6.5.2存储器的译码方法3.混合译码法

一部分空余地址线参加译码一部分用于线选连接图6.26

片选方式的选择要根据系统复杂程度综合分析确定。6.5.3存储器与CPU的连接1.存储器的分体结构●8086CPU有16位数据线—→高8位、低8位存储体为何要分体：存储芯片数据线8位，CPU数据线>=16位●80486CPU有32位数据线—→4个8位的存储体★486四个存储体的选择信号：BE0～

BE3●

Pentium有8个存储体的体选信号：BE0～BE7BHEA06.5.3存储器与CPU的连接1.存储器的分体结构6.5.3存储器与CPU的连接1.存储器的分体结构有效选中高8位（奇数体）A0=0选中低8位（偶数体）

高位512k×8

低位512k×8

二者均有效=00时，选中16位字6.5.3存储器与CPU的连接

●N×1位芯片，扩展N个字节，用8片并列成一组；

●1K×4位芯片，扩展1KB,要用2片并列成一组。2.位扩展

★用多块存储器芯片重叠使用。并成一个字节或字长的存储体。

★主要是数据线按位排列，存放数据的某个对应位，并行连接到CPU的数据线上。

★组内每片的地址线、控制线并在一起；再与CPU的相应信号线连接。6.5.3存储器与CPU的连接2.位扩展读写片选控制线组内并联组内各芯片地址线并联数据线按位组分别连接DB6.5.3存储器与CPU的连接2.位扩展扩展第二组读写片选控制线组内并联组内各芯片地址线并联数据线按位组分别连接DB6.5.3存储器与CPU的连接3.字扩展要领：各位组地址线、数据线、读写控制线横向延伸串联。片选线经译码器分别连接！组2组1组4组3扩展容量256B×4组=1KB（组内256×4位×2片）6.5.4

CPU与存储器典型连接1.设计地址译码电路步骤：（1）确定(扩展)地址线数（2）确定地址分配（3）画地址分配图和位图（4）画出地址译码电路图并连接

实用中，应尽可能选择大容量片，以简化电路和减少板卡面积。6.5.4CPU与存储器典型连接

例如27C64和62C64构成32KB的EPROM和32KB的SRAM(0000H～0FFFH）。（1）确定地址线数27C6462C64芯片上13根A12～A032KBROM需4片32KBRAM需4片8片；扩展A15～A13作片选64KB连续地址空间需要16根6.5.4CPU与存储器典型连接芯片编号类型与容量地址范围0ROM8KB0000H～1FFFH1ROM8KB2000H～3FFFH2ROM8KB4000H～5FFFH3ROM8KB6000H～7FFFH4RAM8KB8000H～9FFFH5RAM8KBA000H～BFFFH6RAM8KBC000H～DFFFH7RAM8KBE000H～FFFFH(3)

画出地址分配表和地址位图(2)

确定地址分配

考虑地址连续，设计ROM占用前32KB,地址范围0～

7FFFH；RAM占用后32KB,地址范围8000～

0FFFFH。片间地址线片内地址线A15A14A13A12～A00000号ROM芯片0011号0102号0113号1004号RAM芯片1015号1106号1117号6.5.4CPU与存储器典型连接考虑M/IO=1才选中存储器，与G相连；A15~A13与译码输入端ABC连接。（4）画出地址译码电路问题！芯片内地址连续，但不适应分体结构6.5.4CPU与存储器典型连接芯片号类型与容量地址范围0ROM8KB0000H～3FFFH的偶数体18KB0000H～3FFFH的奇数体28KB4000H～7FFFH的偶数体38KB4000H～7FFFH的奇数体4RAM8KB8000H～BFFFH的偶数体58KB8000H～BFFFH的奇数体68KBC000H～FFFFH的偶数体78KBC000H～FFFFH的奇数体(3)’画出分体结构地址分配表和地址位图(2)’确定地址分配片间地址线片内地址线体选A15A14A13～A1A0000号ROMBHE#011号A0102号BHE#113号A0004号RAMBHE#015号A0106号BHE#117号6.5.4CPU与存储器典型连接

用BHE和A0作奇偶存储体控制信号；A15~A14与译码输入端B、C连接。注意A端接地，M/IO接G端！可用2—四译码器(4)’画出地址译码电路6.5.4CPU与存储器典型连接前述64KB分存储体例题，与8086连接电路如下：2.存储器与8086CPU的连接BHE接4片，A0接4片；各ROM两片，RAM两片6.5.4CPU与存储器典型连接前述64KB分存储体例题，与8086连接电路如下：ROM的偶数体是0、2片，奇数体是1、3片；

RAM的偶数体是4、6片，奇数体是5、7片。2.存储器与8086CPU的连接6.5.4CPU与存储器典型连接前述64KB分存储体例题，与8086连接电路如下：

奇数体的1、3片和5、7片数据线接到CPU的高8位D15~D8；

偶数体的0、2片和4、6片数据线接到CPU的低8位D7~D0；2.存储器与8086CPU的连接6.5.4CPU与存储器典型连接前述64KB分存储体例题，与8086连接电路如下：问题：部分译码有地址重叠！也可以用A19A18A17高位译码，中间插入无关位。2.存储器与8086CPU的连接6.5.4CPU与存储器典型连接延伸一：改用128K×8，扩成1024KB存储器。（片上17线，总20线）

观察改动！译码：A19A18片内：A17~A1容量：512KB×22.存储器与8086CPU的连接6.5.4CPU与存储器典型连接2.存储器与8086CPU的连接延伸二：改用128K×8，扩成1024KB存储器为全RAM。

思考：仅全部改接成RAM应改动那些连线？RAMRAMRAMRAM●●●●31206.6高速缓存Cache及其工作原理

在慢速的DRAM和快速CPU之间插入速度较快、容量较小的SRAM，起到缓冲作用，又不使成本上升过高。

●原因：程序访问的局部性。对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。加之循环程序段和子程序段要重复执行多次。●方法：不断地将与当前指令集相关联的一个不太大的后继指令集从内存读到Cache，然后再与CPU高速传送，从而达到速度匹配。6.6.1Cache的工作原理6.6.1Cache的工作原理●操作：CPU对数据请求时，通常先访问Cache；不命中再访问存储器，获取的同时，也把它拷进Cache。

●命中率：

Cache空间与主存空间保持适当比例的映射关系，命中率还会较高的。图6.34CPU访问Cache和内存关系图6.6.2Cache的组织方式

地址映像：CPU把内存数据复制到Cache时，将内存地址经某种函数处理后，写入Cache标志字段的过程。

地址变换：在程序执行时，把主存地址变换为访问Cache地址的过程。Cache与内存的三种映像关系

1.全相联映像方式

要将主存的全部地址写入Cache的标志字段。内存的一个区块可以映像到Cache的任何一个地方。1.全相联映像方式图6.35全相联映像规则图图6.36联映像地址变换过程比较：主存的整个地址与Cache中的每一个单元的标志字段比较。优点：冲突概率最低，Cache利用率最高。缺点：全比较而使查表速度难以提高，且控制线路复杂，成本太高。适宜小容量Cache。

2.直接映像方式

内存中每一块只能一一对应到Cache的（唯一的）相应位置上。仅将主存的区段号写入Cache的标志字段。比较：仅主存区段号=标志字段内容？访问：主存区段内偏移地址去访问Cache一个单元。唯一对应映像关系直接映像优点：硬件控制电路简单，只需容量较少的按地址访问的区号标志表存储器，且访问Cache与访问区号表、比较区号表的操作同时进行。直接映像缺点：最致命Cache块冲突率高。只要两个或以上的经常使用的块恰好被映像到Cache同一个块位置上时，就会使Cache的命中率急剧下降。2.直接映像方式3.组相联映像方式●内存的一个区块可以映像到Cache几个特定的区块中。

原理：将Cache空间和内存地址空间都分成组，各组之间是直接映像，但组内各块则是全相联映像。

当分组中每一组块数为“1”时，就成了直接映像；当每一组块数和Cache块数相同时就成了全相联映像。

优点：是命中率比直接映像方式稍高。

缺点：是控制器比较复杂。6.6.3Cache

的数据更新方法★问题提出：Cache与内存数据不一致。

数据传送时，Cache更新，内存未变；

DMA传送时，内存更新，Cache未变。

1.Cache已更新，内存未更新

（1）通写方式

CPU写Cache时，Cache控制器立即写对应内存。

6.6.3Cache

的数据更新方法★问题提出：Cache与内存数据不一致。

数据传送时，Cache更新，内存未变；

DMA传送时，内存更新，Cache未变。

1.Cache已更新，内存未更新

（1）通写方式（2）缓冲通写方式

Cache和内存之间增加一个缓冲器。要改写的数据先存在缓冲器中，在CPU进入下一个操作时，缓冲器的内容才被写入内存。

6.6.3Cache

的数据更新方法★问题提出：Cache与内存数据不一致。