《数字电子技术基础》课件学习情境7习题汇编

学习情境7基于计数器的电路设计与实现一、判断题（正确打√，错误的打×）1．同步时序电路由组合电路和存储器两部分组成。（√）2．时序电路不含有记忆功能的器件。（×）3．同步时序电路具有统一的时钟CP控制。（√）4．十进制计数器，除了采用8421编码或5421编码形式外，也可采用2421码、余3码和5．用反馈清零法或反馈置数法实现任意进制计数器必须采用二进制计数器芯片，而不能采用十进制计数器芯片。（×）二、选择题1．同步计数器和异步计数器比较，其显著优点是（A）。A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制2．N个触发器可以构成最大计数长度（十进制数）为（D）的计数器。A.NB.2NC.D.3．同步时序电路和异步时序电路比较，其差异在于后者（B）。A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关4．一位8421BCD码计数器至少需要（B）个触发器。A.3B.4C.5D.105．具有记忆和存储功能的电路属于时序逻辑电路，故（ABD）电路是时序逻辑电路。A.触发器B.寄存器C.多位加法器D计数器E.译码器F.数据选择器6．一个触发器可记录一位二进制代码，它有（Ｃ）个稳态。A.0B.1C.2D.3E.47．存储8位二进制信息要（Ｄ）个触发器。A.2B.3C.4D.88．把一个五进制计数器与一个四进制计数器串联可得到（Ｄ）进制计数器。A.4B.5C.9D.209．下列逻辑电路中为时序逻辑电路的是（Ｃ）。A.变量译码器B.加法器C.数码寄存器D.数据选择器10．5个D触发器构成环形计数器，其计数长度为（Ａ）。A.5B.10C.25D.3211．若要设计0，1，2，3，4，5，6，7这几个数的计数器，如果采用同步二进制计数器，则最少应使用（Ｂ）级触发器。A.2B.3C.4D.812．若用二进制异步计数器从0做加法，计到十进制数178，则最少需要（Ｄ）个触发器。A.2B.6C.7D.8E.1013.下列说法中，正确的是（A）。A．时序电路的输出一定与状态有关B．异步时序电路的工作速度比同步时序电路快C．触发器的次态完全由激励输入确定D．扭环形计数器具有自启动特性三、填空题1.时序逻辑电路的特点是内含存储器件，存在输出到输入的反馈，电路具有记忆功能。2.描述时序逻辑电路的三组方程是输出方程、激励方程、状态方程。3.构成十三进制计数器最少需要用4个触发器，该计数器有3个无效状态；4.一个5位二进制加法计数器，初始状态为00000，经过201个输入脉冲后，计数器的状态为01001。5.构成七进制变形扭环形计数器，需要用4级触发器，该计数器有9个无效状态。6.数字电路按照是否有记忆功能通常可分为两类：组合逻辑电路、时序逻辑电路7.时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。8.计数器按计数增减趋势分，有加计数器、减计数器和可逆计数器。9.计数器按触发器的翻转顺序分，有同步和异步计数器。10.一个五进制计数器也是一个五分频器。四、解答题1．根据图7.36所示波形图，写出逻辑关系表达式Z=f（A，B，C），并将表达式简化成最简或非-或非表达式和最简与-或-非表达式。图7.36解答题1图解：根据波形图列出真值表：ABCZ00000011010001111000101011011111利用卡诺图化简得到： 或非-或非表达式 与或非表达式2.将图7.37（b）所示输入信号波形施加到图7.37（a）所示电路上，并设初始状态为0，试画出Q和的波形图。图7.37解答题2图解：电路为同步RS触发器，CP=0时，触发器保持原状态不变；CP=1时，RS=00时Q保持，RS=01时Q=1，RS=10时Q=0。当CP=1且RS=11时，禁止输入，此时Q==1。Q和的波形图，如下图所示。3.将JK触发器改接成触发器，如果不允许附加任何别的器件，可以有哪些方法？解：触发器特征方程，而JK触发器的特征方程，若将JK触发器改接成触发器且不加别的器件，则、，共四种方法。电路如下图所示。4.设图7.38所示各触发器Q端的初态都为1，试画出在4个CP脉冲作用下各触发器的Q端波形。图7.38解答题4图解：各触发器的Q端波形分别如下图a、b、c所示。5.画出用下降沿触发的T触发器构成的八进制同步减法计数器电路。解：8进制同步减法计数器电路如下图所示。6.已知D触发器构成如图7.39（a）所示电路。试写出激励函数D的表达式和输出函数F的表达式，并在图7.39（b）中完成F的波形。图7.39解答题6图解：，，波形见上图b。7．已知电路如图7.40（a）所示，试写出触发器的次态方程和输出表达式，根据下图图7.40（b）画出状态和输出波形图。图7.40解答题7图解：由电路可得、，因此，。异步端=0时，触发器异步清0，故电路中触发器初态为0，波形图如下图所示。8．写出图7.41所示电路的激励方程组和次态方程组，列出其状态表，画出其状态图及工作波形(设电路的初始状态为Q1Q0=00)，指出其逻辑功能。图7.41解答题8图解：XnQ1nXnQ1nQ0n01000111011000101101110010Q1n+1Q0n+1状态表如下表所示，状态图及工作波形如下图所示。逻辑功能：模4可逆同步计数器。当X=0时，为模4加法计数器；当X=1时，为模4减法计数器。9．分别用74161和74163构成8421BCD加法计数器，要求具有进位输出，且每种计数器要求分别使用清0和置数方法变模，最后画出全状态图。解：8421BCD加法计数器及全状态图如下图所示。1174163C1174163COCLRCPPTQDQCQBQALDDCBACLK1&0000000100100011010010011000011101100101101010111100110111111110（c）74163清0方式11741613COCLRCPPTQDQCQBQALDDCBACLK1&00000001001000110100100110000111011001011010101111001101111101111010（a）74161清0方式0000000100100011010010011000011101100101101010111100110111111110（b）74161置数方式00001174161COCLRCPPTQDQCQBQALDDCBACLK1&0000000100100011010010011000011101100101101010111100110111111110（d）74163置数方式00001174163COCLRCPPTQDQCQBQALDDCBACLK1&解：215=1613+7。采用清0法变模，遇（11010111）2异步清0；采用置数归0法变模，遇（11010110）2同步置0；电路分别如下图a、b所示。（a）清0法（a）清0法1174163COCLRCPPTQDQCQBQALDDCBACLK74163COCLRCPPTQDQCQBQALDDCBA111&&（b）置数归0法1174163COCLRCPPT（b）置数归0法1174163COCLRCPPTQDQCQBQALDDCBACLK74163COCLRCPPTQDQCQBQALDDCBA111&&00000000图7.42解答题11图解：电路采用同步置数与同步复位进行变模。计数器模为10，是5421BCD编码，电路可以自启动。电路计数循环状态图以及多余状态的转换关系如下图所示。12.图7.43是74163采用异步级联构成的计数器，试说明该电路芯片间进位的原理，该计数器的模是多少？若要求模为100，则二进制预置数应该为什么值？图7.43解答题12图解：同步计数器74163芯片间的级联通常采用同步级联，但74163芯片间也可以采用异步级联方式，如本题电路所示：将电路中低位芯片74163（1）的进位输出CO端接高位芯片74163（2）的时钟输入CP端。需要注意进位时刻，由于低位芯片在1110转换为1111时，CO端会出现上升沿（满量出1），而74163芯片是上升沿触发，若直接将CO接高位芯片的CP，会出现提前进位的现象，所以电路中将低位芯片CO取反后接高位CP，确保低位芯片从1111回到0000时，高位芯片被触发计数器值加1。当两片CO端均为1（即计数值为11111111）时，与非识别门输出0，下一个时钟上升沿后，两片74163状态同步置Y，因此计数器模M=256－Y。若要求M=100，则预置数为Y=256-100=(156)10=(10011100)2。13.74160是异步复位、同步预置的8421码加法计数器，逻辑符号与74163一样。试用两片74160同步级联构成模100计数器，并用异步复位法将其改造成可以用作钟表里的分、秒计时的模60计数器，个位计数0～9，十位计数0～5，均用8421BCD解：采用异步复位法变模时，应选状态M异步清零，本题M=(60)10=(01100000)8421BCD，采用部分译码选择状态可以简化译码电路，实际选择高位芯片的状态，即，电路如下图所示。图中74160状态输出通过译码器7448在七段显示器显示，其中低位芯片74160（1）构成模100计数器的个位，高位芯片74160（2）构成模100计数器的十位。电路共有100个状态，其中有效的计数状态（稳态）是60个（计数值为0~59）；40个无效状态中，符合复位条件的暂态有25个（100个状态的1/4），稳态15个。若电路处于有效计数循环中，在时钟作用下正常加法计数，当计数值为60时，立即（异步）复位。若电路处于无效状态中的暂态，立即（异步）复位，回到全0状态，电路进入有效计数循环。若电路处于无效状态中的稳态（如（10000000)8421BCD=（80)10），电路按照模100加法计数，直到高位芯片时异步复位，所以该电路能够自启动。14.试用74163构造一个10分频电路，要求分频输出为方波（占空比50％），画出电路图，画出10个以上脉冲输入和分频输出信号波形图。解：构造10分频电路，要使用模10计数器。要使分频信号的占空比为50%，应采用5421BCD或余3码计数器。使用74163构成余3码计数器更方便，电路图、波形图分别如下图a、b所示。由波形图可见，最高位输出fQD为输入脉冲fCLK的10分频，且QD的占空比为50%15.试用74163设计一个“11101”解：计数器用于序列发生器的典型方法是，首先根据序列长度n构造M=n的计数器，再用n个计数状态依次选择序列码输出（常用MUX实现选择）。74163同步复位法变模为M=5，选状态(M－1)=(4)10=(100)2，电路采用部分译码即。74151以计数值000~100为地址，选取D0~D4依次输出，所以D0D1D2D3D4=11101，D5~D7取值随意，可取D5D6D7=000，电路如下图a所示。列出74151实现函数Z逻辑功能的真值表，如下表所示。通过下图b所示卡诺图化简得到最简表达式，因此也可用与非门取代74151来实现输出序列信号Z，电路如下图c所示。16.图7.44是74161和4位二进制数据比较器7485组成的计数分频电路。（1）画出其全状态图，指出该计数器的模值。（2）若将非门输出改接，电路为多少分频？图7.44解答题16图解：（1）如图，当74161状态值为1101时，比较器7485的A=B端输出1。此信号经过反向器送74161的同步置数端，到下一个时钟到来时将的数据0100置入计数器，由此继续计数。因此，该计数器稳定工作后，计数器状态为0100~1101，计数器模数为10，其状态图如下图所示。（2）若将非门输出改接，74161状态值为1101时，74161的异步清零端为零，74161立即异步清零（1101是暂态）。计数器稳定工作后，计数器状态为0000~1100，计数器模数为13。17．钟控SR锁存器符号如图7.45（a）所示，设初始状态为0，如果给定CP、S、R的波形如图7.45（b）所示，试画出相应的输出Q波形。（b）图7.45解答题17图解：18．由或非门构成的基本SR锁存器如图7.46（a）所示，已知输入端S、R的电压波形，试画出与之对应的Q和的波形。（b）图7.46解答题18图解：19．由与非门构成的基本SR锁存器如图7.47（a）所示，已知输入端、的电压波形，试画出与之对应的Q和的波形。（b）图7.47解答题19图解：20．已知双门锁存器如图7.48（a）和图7.48（b）所示，试写出该锁存器的特性方程。（b）图7.48解答题20图解：先写出电路特性表，如下表所示：ABQnQn+1ABQnQn+100011001001110110100110101111111卡诺图如下图所示：特性方程如下式所示：21．有一上升沿触发的JK触发器如图7.49（a）所示，已知CP、J、K信号波形如下图图7.49（b）所示，画出Q端的波形。（设触发器的初始态为0）（b）图7.49解答题21图解：22．试画出题图7.50所示时序电路在一系列CP信号作用下，Q0、Q1、Q2的输出电压波形。设触发器的初始状态为Q=0。图7.50解答题22图解：先画Q0波形，再画Q1波形，最后画Q2波形，如下图所示：23．有一简单时序逻辑电路图如图7.51所示，试写出当C=0和C=1时，电路的状态方程Qn+1，并说出各自实现的功能。图7.51解答题23图解：当C=0时，J=X，K=X为T触发器当C=1时，J=X为D触发器24．由JK触发器和D触发器构成的电路如下图7.52（a）所示，各输入端波形如图7.52（b）所示，当各个触发器的初态为0时，试画出Q0和Q1端的波形，并说明此电路的功能。（b）图7.52解答题24图解：根据电路波形，它是一个单发脉冲发生器，A可以为随机信号，每一个A信号的下降沿后；Q1端输出一个脉宽周期的脉冲。25．时序电路如图7.